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中考数ۥ学试题分类汇编 概率.doc

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19、l40.77.167.320溝碀圀猀琀愀最眀甀礀甀爀漀渀最栀攀栀琀洀氀挀蜁/Mk前台访问/p-3137417.html116.255.131.1450最茀眀愀瀀漀漀欀刀攀愀搀愀猀瀀砀椀搀攀蜁/Mg前台访问/p-2099172.html157.55.39.2200%椀搀栀琀洀氀最蜁5Sowap前台访问/p-1257111.html220.181.108.860匀洀眀愀瀀瀀栀琀洀氀椀蜁5Sowap前台访问/p-1430383.html116.179.32.2420勈溥劰蟤攀茀眀愀瀀漀漀欀刀攀愀搀愀猀瀀砀椀搀欀蜁/Kg前台访问/p-627005.html123.180.73.1920勈溥劰蟤愀紀漀漀

20、欀刀攀愀搀愀猀瀀砀椀搀3 VHDL语言 VHDL: VHSIC Hardware Description Language. 3.1 VHDL语言基础 3.2 VHDL基本结构 3.3 VHDL语句 3.4 状态机在VHDL中的实现 3.5 常用电路VHDL程序 3.6 VHDL仿真 3.7 VHDL综合 1 HDL-Hardware Description Language 一种用于描述数字电路的功能或行为的语言。目的是提为电路设计效率,缩 短设计周期,减小设计成本,可在芯片制造前进行有效的仿真和错误检测。 优点: HDL设计的电路能获得非常抽象级的描述。如基于RTL(Register Tr

21、ansfer Level)描述的IC,可用于不同的工艺。 HDL设计的电路,在设计的前期,就可以完成电路的功能级的验证。 HDL设计的电路类似于计算机编程。 常用的HDL语言:VHDL 、Verilog HDL 2 VHDL是美国国防部在20世纪80年代初为实现其高速集成电路 硬件VHSIC计划提出的描述语言; IEEE从1986年开始致力于VHDL标准化工作,融合了其它 ASIC芯片制造商开发的硬件描述语言的优点,于93年形成了标准 版本(IEEE.std_1164)。 1995年,我国国家技术监督局推荐VHDL做为电子设计自动化 硬件描述语言的国家标准。 VHDL 概述: VHDL VHS

22、IC Hardwarter Description Language Very High speed integrated circuitVHSIC 3 覆盖面广,系统硬件描述能力强,是一个多层次的硬件描述语言; VHDL语言具有良好的可读性,既可以被计算机接受,也容易被人们 所理解; VHDL语言可以与工艺无关编程; VHDL语言已做为一种IEEE的工业标准,便于使用、交流和推广。 VHDL语言的不足之处: VHDL优点: 设计的最终实现取决于针对目标器件的编程器,工具的不同会导致综 合质量不一样。 4 3.1.1 标识符(Identifiers) 要求: l 首字符必须是字母 l 末字符不

23、能为下划线 l 不允许出现两个连续的下划线 l 不区分大小写 l VHDL定义的保留字(关键字),不能用作标识符 l 标识符字符最长可以是32个字符。 注释由两个连续的虚线()引导。 3.1 VHDL语言基础 标识符用来定义常数、变量、信号、端口、子程序或参数的名字, 由字母(AZ,az)、数字(09)和下划线(_)字符组成。 5 例如:ABSABS, ACCESSACCESS,AFTERAFTER, ,ALLALL,ANDAND,ARCHITECTUREARCHITECTURE, , ARRAYARRAY,ATTRIBUTEATTRIBUTE,BEGINBEGIN,BODYBODY,BUFF

24、ERBUFFER,BUSBUS,CASE CASE , COMPONENTCOMPONENT,CONSTANTCONSTANT,DISCONNECTDISCONNECT,DOWNTODOWNTO,ELSEELSE, ELSIFELSIF,ENDEND,ENTITYENTITY,EXITEXIT,FILEFILE,FORFOR,FUNCTIONFUNCTION,GENERICGENERIC ,GROUPGROUP,IFIF,INPUREINPURE,ININ,INOUTINOUT,ISIS,LABELLABEL,LIBRARYLIBRARY, LINKAGELINKAGE,LOOPLOOP,MA

25、PMAP,MODMOD,NANDNAND,NEWNEW,NEXTNEXT,NOR NOR ,NOTNOT ,NULLNULL,OFOF,ONON,OPEN OPEN ,OR OR ,OTHERSOTHERS,OUTOUT,PACKAGEPACKAGE,POUTPOUT ,PROCEDURE PROCEDURE ,PROCESSPROCESS,PUREPURE,RANGE RANGE ,RECODERECODE,REMREM, REPORTREPORT,RETURNRETURN,ROLROL,RORROR,SELECTSELECT,SHAREDSHARED,SIGNALSIGNAL, SLASL

26、A,SLLSLL,SRASRA,SUBTYPESUBTYPE,THENTHEN,TRANSPORTTRANSPORT,TOTO,TYPE TYPE , UNAFFECTEDUNAFFECTED,UNITSUNITS,UNTILUNTIL,USEUSE,VARIABLEVARIABLE,WAITWAIT,WHENWHEN, WHILEWHILE,WITHWITH,XOR XOR ,XNORXNOR 关键字(保留字): 关键字(keyword)是VHDL中具有特别含义的单词,只 能做为固定的用途,用户不能用其做为标识符。 6 3.1.2 数据对象(Date Objects) 常量Constant

27、Constant bus_width: integer := 8; -定义总线宽度为常数8 数据对象包括常量、变量、信号和文件四种类型。 常量是对某一常量名赋予一个固定的值,而且只能赋值一次。通常赋值 在程序开始前进行,该值的数据类型则在说明语句中指明。 Constant 常数名:数据类型:表达式 Constant Vcc:real:=5.0; -定义Vcc的数据类型是实数,赋值为5.0V 常量所赋的值应和定义的数据类型一致; 常量在程序包、实体、构造体或进程的说明性区域内必须加以说明。定义在程序包 内的常量可供所含的任何实体、构造体所引用,定义在实体说明内的常量只能在该 实体内可见,定义在进程说明性区域中的常量只能在该进程内可见。 7 Variable 变量名:数据类型 :初始值; Variable count: integer 0 to 255:=20 ; - 定义count整数变量,变化 范围0255,初始值为20。 变量Variable 变量只能在进程语句、函数语句和过程语句结构中使用。变量 的赋值是直接的,非预设的,分配给变量的值立即成为当前值, 变量不能表达“连线”或存储元件,不能设置传输延迟量。 变量赋值语句: 目标变量名 := 表达式; 变量定义语句: x:=10.0; - 实数变量赋值为10.0 Y:=1.5+x; - 运算表达式赋值,

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