1、 MOOC 计算机组成与 CPU 设计实验-江苏大学 中国大学慕课答案单元测验 011、问题：RISC-V 开源的是选项：A、指令集架构B、Verilog HDL 源码C、VHDL 源码D、芯片正确答案:【指令集架构】2、问题：FPGA 设计流程的顺序是_。 I.设计输入，II.逻辑综合，III.适配，IV.生成配置文件选项：A、I. III. II. IV.B、I. II. III. IV.C、II. I. III. IV.D、III. II. I. IV.正确答案:【I. II. III. IV.】3、问题：本课程实验使用的芯片类型属于选项：A、ASICB、CPLDC、FPGAD、ASSP
2、正确答案:【FPGA】4、问题：将综合工具生成的电路文件加载到可编程芯片的过程称为选项：A、编程B、下载C、配置D、上传正确答案:【编程#下载#配置】5、问题：Verilog 模块的端口类型有选项：A、input B、outputC、inoutD、tristate正确答案:【input#output#inout】6、问题：错误的模块定义语句是选项：A、module module_name (input a, b, output c);B、module module_name (input a, b, output c)C、module module_name (a,b,c);D、module
3、module_name (a,b,c)正确答案:【module module_name (input a, b, output c)#module module_name (a,b,c)】7、问题：VHDL 是 Verilog HDL 的简写。选项：A、正确B、错误正确答案:【错误】8、问题：多个 assign 持续赋值语句是按照书写的顺序执行的。选项：A、正确B、错误正确答案:【错误】9、问题：SystemVerilog 包含了 Verilog。选项：A、正确B、错误正确答案:【正确】10、问题：综合是指将 HDL 描述转变成门级逻辑电路。选项：A、正确B、错误正确答案:【正确】11、问题：
4、Verilog HDL 编译生成的目标代码最终被一个计算机执行。选项：A、正确B、错误正确答案:【错误】 12、问题：实验指导中的代码 assign SD0 = S7:0;也可以写成 assign SD07:0 =S7:0;选项：A、正确B、错误正确答案:【正确】13、填空题：常数 5he 表示的二进制数是正确答案:【01110】14、填空题：常数 6B110011 表示的二进制数是正确答案:【110011】15、填空题：用 Verilog HDL 实现 S11S8 控制 L11L8 亮灭的 assign 赋值语句是（注：不要有多余的空格）正确答案:【assign L11:8=S11:8;】单
5、元测验 021、问题：远程实验平台推荐使用的浏览器为选项：A、谷歌浏览器B、火狐浏览器C、微软 IE 浏览器D、其他浏览器正确答案:【谷歌浏览器】2、问题：开关 S0 控制的数码管段的编号是选项：A、段 aB、段 bC、段 cD、段 dE、段 eF、段 fG、段 gH、段 h（小数点）正确答案:【段 a】3、问题：开关 S1 控制的数码管段的编号是选项：A、段 a B、段 bC、段 cD、段 dE、段 eF、段 fG、段 gH、段 h（小数点）正确答案:【段 b】4、问题：开关 S2 控制的数码管段的编号是选项：A、段 aB、段 bC、段 cD、段 dE、段 eF、段 fG、段 gH、段 h（
6、小数点）正确答案:【段 c】5、问题：开关 S3 控制的数码管段的编号是选项：A、段 aB、段 bC、段 cD、段 dE、段 eF、段 fG、段 gH、段 h（小数点）正确答案:【段 d】6、问题：开关 S4 控制的数码管段的编号是选项：A、段 aB、段 bC、段 cD、段 dE、段 e F、段 fG、段 gH、段 h（小数点）正确答案:【段 e】7、问题：开关 S5 控制的数码管段的编号是选项：A、段 aB、段 bC、段 cD、段 dE、段 eF、段 fG、段 gH、段 h（小数点）正确答案:【段 f】8、问题：开关 S6 控制的数码管段的编号是选项：A、段 aB、段 bC、段 cD、段 d
7、E、段 eF、段 fG、段 gH、段 h（小数点）正确答案:【段 g】9、问题：开关 S7 控制的数码管段的编号是选项：A、段 aB、段 bC、段 cD、段 dE、段 eF、段 fG、段 g H、段 h（小数点）正确答案:【段 h（小数点）】10、问题：实验平台的虚拟面板和 LabBoard_TOP 模块对应的。选项：A、正确B、错误正确答案:【错误】11、问题：虚拟面板的虚拟元件是根据添加顺序和 HDL 代码对应的。选项：A、正确B、错误正确答案:【错误】12、问题：虚拟实验是以真实的硬件实验板为基础，通过软件界面进行实验操作。选项：A、正确B、错误正确答案:【正确】13、填空题：根据点亮电
8、平的高低，你判断远程实验板的数码管是共阴极的还是共阳极的？正确答案:【共阳极】14、填空题：数码管的段是高电平点亮还是低电平点亮？正确答案:【低电平】15、填空题：LED 指示灯点亮时的驱动电平是高电平还是低电平？正确答案:【高电平】单元测验 031、问题：以下代码描述的分别是？ assign c = (ab); assign d = (ab)选项：A、或门，同或门B、与非门，异或门C、与门，或门D、或非门，异或门正确答案:【与非门，异或门】2、问题：Verilog HDL 中在 always 语句块中被赋值的信号，应该声明为_。选项： A、wireB、regC、inputD、output正确
9、答案:【reg】3、问题：普通逻辑门的输出_连接在一起；三态门的输出_连接在一起；三态门的输出有_种状态，通过使能端控制，可以用于输出到总线。选项：A、可以，可以，3B、可以，不可以，3C、不可以，可以，3D、不可以，可以，4正确答案:【不可以，可以，3】4、问题：使用持续赋值语句可以描述三态门如下： input En,Din; output Dout;assign Dout=En？ Din ： 1bz; 当 En 为 1 时，Dout=_, 当 En 为 0 时，Dout=_.选项：A、Din,1B、高阻态，1C、Din,高阻态D、高阻态，Din正确答案:【Din,高阻态】5、问题：多路器的
10、功能是从多个输入中选择_输出 ，使用持续赋值语句assign Y = S ? A : B; 可以描述一个_选_的多路器。选项：A、一个，3，1B、?一个，2，1C、?多个，3，1D、多个，2，1正确答案:【?一个，2，1】6、问题：在 Verilog HDL 中，判断 a 等于 b 的表达式应该写为“a _b”。选项：A、=B、！=C、D、=正确答案:【=】 7、问题：语法格式repetition_number expr1,expr2,.,exprN 表示复制操作，找出与2a,b 结果相同的表达式选项：A、2,a,bB、?a,b,a,bC、a,a,b,bD、a,b,a,b正确答案:【?a,b,
11、a,b#a,b,a,b】8、问题：从下面选出 4 选 1 多路器的描述选项：A、module labx ( output 3:0 S, output CO, input 3:0 A,B, input CI); assiganCO,S3:0=A+B+CI; endmoduleB、module labx ( input In0,In1,In2,IN3, input 1:0 Sel, output logic Out); always_combcase(Sel) 2b00: Out=In0; 2b01: Out=In1; 2b10: Out=In2; 2b11: Out=In3; default:O
12、ut=1bx; endcase endmoduleC、module labx(input 3:0 In,input 1:0 Sel,output Out);assign Out =InSel;endmoduleD、module labx(input logic 3:0 In,output logic 1:0 Out); always_comb casez (In)4b?1: Out = 2b00; 4b?10: Out = 2b01; 4b?100: Out = 2b10; 4b1000: Out = 2b11;default: Out = 2bxx; endcaseendmodule正确答案
13、:【module labx ( input In0,In1,In2,IN3, input 1:0 Sel, output logic Out);always_comb case(Sel) 2b00: Out=In0; 2b01: Out=In1; 2b10: Out=In2; 2b11: Out=In3;default: Out=1bx; endcase endmodule#module labx(input 3:0 In,input 1:0 Sel,outputOut);assign Out = InSel;endmodule】9、问题：假设 a 和 b 是位宽为 4 的向量，a 的值为“1
14、010”,b 的值为“0101”,那么值为“1111”的表达式是（）选项：A、aB、abC、a|bD、ab正确答案:【a|b#ab】10、问题：在过程赋值语句 always 语句块里赋值，称为过程赋值，always 后面的括号里是敏感列表，如下用持续赋值语句描述了一个异或门电路，与它等价的过程赋值语句是（） input wire a,b; output wire c; assign c = ab;选项：A、input wire a,b; output reg c; always(a,b) assign c = ab;B、input wire a,b; output wire c; always
15、(a and b) assign c = ab;C、input wire a,b; output reg c; always * assign c = ab;D、input wire a,b; output logic c; always_comb assign c = ab; 正确答案:【input wire a,b; output reg c; always(a,b) assign c = ab;#input wire a,b;output reg c; always * assign c = ab;#input wire a,b; output logic c; always_comba
16、ssign c = ab;】11、问题：?总线遵循分时共享原则，选出正确的描述。选项：A、为了实现总线的分时使用，三态缓冲器是实现总线分时使用必不可少的逻辑元件。同一时刻可以有一个部件向总线输出数据。B、三态缓冲器像一扇阻隔逻辑部件输出的“门”，当输出使能有效，三态门打开，数据输出到总线上;当输出使能无效时，三态门隔断逻辑部件的数据输出，输出 1。C、三态缓冲器输出高阻态时，不影响总线的状态。D、根据本验证结果，可以推断出当总线冲突时，总线的数据是“或”运算的结果。正确答案:【为了实现总线的分时使用，三态缓冲器是实现总线分时使用必不可少的逻辑元件。同一时刻可以有一个部件向总线输出数据。#三态缓
17、冲器输出高阻态时，不影响总线的状态。】12、问题：使用远程实验平台虚拟面板验证三态门电路的功能 准备好数据开关，令 DATA0=001，DATA010，DATA2100，选出正确的描述。选项：A、当 OE0=0;OE1=0;OE2=0; 输出使能无效，数据开关的值无法传输到总线，总线的值显示为 111；B、当 OE0=1;OE1=0;OE2=0; 数据开关 DATA0 的值传输到总线，总线的值显示为001。C、当 OE0=0;OE1=1;OE2=0; 数据开关 DATA1 的值传输到总线，总线的值显示为010。D、当 OE0=0;OE1=0;OE2=1; 数据开关 DATA2 的值传输到总线，
18、总线的值显示为100正确答案:【当 OE0=0;OE1=0;OE2=0; 输出使能无效，数据开关的值无法传输到总线，总线的值显示为 111；#当 OE0=1;OE1=0;OE2=0; 数据开关 DATA0 的值传输到总线，总线的值显示为 001。#当 OE0=0;OE1=1;OE2=0; 数据开关 DATA1 的值传输到总线，总线的值显示为 010。#当 OE0=0;OE1=0;OE2=1; 数据开关 DATA2的值传输到总线，总线的值显示为 100】13、问题：使用远程实验平台虚拟面板验证三态门电路的功能 准备好数据开关，令 DATA0=001；DATA010；DATA2100； 验证多个部
19、件同时向总线输出，选出错误的描述。选项：A、当 OE0=1;OE1=1;OE2=0; 总线冲突，总线的值显示为 011。B、当 OE0=1;OE1=0;OE2=1; 总线冲突，总线的值显示为 101C、当 OE0=0;OE1=1;OE2=1; 总线冲突，总线的值显示为 110D、当 OE0=1;OE1=1;OE2=1; 总线冲突，总线的值显示为 000 正确答案:【当 OE0=1;OE1=1;OE2=0; 总线冲突，总线的值显示为 011。#当OE0=1;OE1=0;OE2=1; 总线冲突，总线的值显示为 101#当 OE0=0;OE1=1;OE2=1;总线冲突，总线的值显示为 110】14、
20、问题：使用远程实验平台虚拟面板验证 2 选 1 多路器电路的功能 准备好数据开关，令 DATA0=001；DATA010；DATA2011；选项：A、当选择信号 sel1=0,sel0=0 时,电路输出端 out 输出来自 DATA0 的数据，OUT 值显示为 001;B、当选择信号 sel1=0,sel0=1 时,电路输出端 out 输出来自 DATA1，OUT 值显示为010;C、当选择信号 sel1=1,sel0=0 时,电路输出端 out 输出来自 DATA2 的数据，OUT 值显示为 011;D、当选择信号 sel1=1,sel0=1 时,电路输出端 out 输出来自 DATA2 的
21、数据，OUT 值显示为 011。正确答案:【当选择信号 sel1=0,sel0=0 时,电路输出端 out 输出来自 DATA0 的数据，OUT 值显示为 001;#当选择信号 sel1=0,sel0=1 时,电路输出端 out 输出来自DATA1，OUT 值显示为 010;#当选择信号 sel1=1,sel0=0 时,电路输出端 out 输出来自 DATA2 的数据，OUT 值显示为 011;#当选择信号 sel1=1,sel0=1 时,电路输出端out 输出来自 DATA2 的数据，OUT 值显示为 011。】15、问题：使用远程实验平台虚拟面板验证与或门构成的选择器电路功能 准备好数据开
22、关，令 DATA0=001；DATA010；DATA2100；选项：A、当 OE0=1;OE1=1;OE2=0; Out 的值显示为 011；B、当 OE0=1;OE1=0;OE2=1; Out 的值显示为 101；C、当 OE0=0;OE1=1;OE2=1; Out 的值显示为 110；D、当 OE0=1;OE1=1;OE2=1; Out 的值显示为 111。正确答案:【当 OE0=1;OE1=1;OE2=0; Out 的值显示为 011；#当OE0=1;OE1=0;OE2=1; Out 的值显示为 101；#当 OE0=0;OE1=1;OE2=1; Out 的值显示为 110；】16、问题
23、：数字逻辑电路有两大种类型，组合逻辑电路和时序逻辑电路，组合逻辑电路“没有记忆”，输出由输入决定，时序逻辑电路“有记忆”，输出不仅和当前输入有关，还跟以前的状态有关。选项：A、正确B、错误正确答案:【正确】17、问题：assign 引导的持续赋值语句，可以描述组合逻辑电路和时序逻辑电路选项： A、正确B、错误正确答案:【错误】18、问题：硬件描述语言多条语句之间没有顺序，是由 CPU 并行执行的。选项：A、正确B、错误正确答案:【错误】19、问题： 是拼接运算符，用于将若干个信号的某些位拼接起来，例如: wire3:0 s; wire 4:0 d; d=1,s;选项：A、正确B、错误正确答案:
24、【错误】20、问题：if-else 语句和 case 语句，只能写在 always 语句块里选项：A、正确B、错误正确答案:【正确】21、问题：if-else 和 case 语句都可以实现分支结构， if-else 语句有优先级，生成串行结构，延迟相等 case 语句描述并行结构，电路延迟大。选项：A、正确B、错误正确答案:【错误】单元测验 041、问题：2-4 译码器有_位输入，_位输出，在输出的所有位中，只有其中 1位有效，通常在计算机里用作_, 有一些译码器设有一个和多个使能控制输入端，又称为片选端，用来控制允许译码或禁止译码。选项：A、2，4，地址译码器B、2，4，地址编码器C、4，2
25、，地址译码器D、4，2，地址编码器正确答案:【2，4，地址译码器】 2、问题：4-2 编码器有_位输入，_位输出，例如在计算机里用于响应中断请求的_，可以用 if-else, _等语句描述。选项：A、4，2，BCD 编码器，caseB、4，2，优先级编码器，casezC、2，4，BCD 编码器，caseD、2，4，优先级编码器，case正确答案:【4，2，优先级编码器，casez】3、问题：描述组合逻辑的 if 语句应该有 else 分支。选项：A、正确B、错误正确答案:【正确】4、问题：描述组合逻辑的 case 语句，可以不写 default 分支。选项：A、正确B、错误正确答案:【错误】5
26、、填空题：具有“翻译”功能的任意编码转换器有时候也称为译码器，这种电路能将输入二进制代码的各种状态，翻译成对应的输出信号。七段译码器是一种将输入编码转换为七段数码显示码输出的编码转换器，写出显示数字 2，8，P，L 的段码，例如，0 的七段显示码为 0111111，从左到右分别表示七段数码管的 g,f,e,d,c,b,a。 2 的七段显示码为_;正确答案:【1011011】6、填空题：例如，0 的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a, 8 的七段显示码为_.正确答案:【1111111】7、填空题：例如，0 的七段显示码为 0111111，从左到右
27、分别表示七段数码管的g,f,e,d,c,b,a, P 的七段显示码为_.正确答案:【1110011】8、填空题：例如，0 的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a, L 的七段显示码为_。正确答案:【0111000】9、填空题：用 Verilog HDL 参数化设计的方法描述一个 SIZE 位的三态缓冲器module Buffer # (parameter SIZE=4)( output SIZE-1:0 Dout, input SIZE-1:0 Din, input En );assign Dout = En ? Din : _;endmodul
28、e正确答案:【SIZE1bz#%_YZPRLFH_%#SIZE1bZ】10、填空题：使用名称映射方式，将上题中的三态缓冲器 Buffer 在 TOP 模块中进行实例化 module TOP( output 7:0 out, input 7:0 F, input en );Buffer #(.SIZE(_)buf (.En(_),.Din(_),.Dout(_);endmodule 注意，答案之间用#隔开，例如1#en#out#F正确答案:【8#en#F#out】单元测验 051、问题：选出正确的锁存器描述选项：A、module Latch ( input D,E, output reg Q);
29、 always_latch if(E) Q=D; endmoduleB、module Latch ( input D,E, output reg Q); always(E or D) if(E=1) Q=D; elseQ=Q; endmoduleC、module Latch ( input D,E, output reg Q); always(E or D) if(E=1) Q=D;endmoduleD、module Latch ( input D,E, output reg Q); always(E or D) if(E=1) Q=D; else Q=0;endmodule正确答案:【mod
30、ule Latch ( input D,E, output reg Q); always_latch if(E) Q=D;endmodule#module Latch ( input D,E, output reg Q); always(E or D) if(E=1) Q=D;else Q=Q; endmodule#module Latch ( input D,E, output reg Q); always(E or D)if(E=1) Q=D; endmodule】2、问题：选出正确的触发器描述选项：A、module D_FF ( input D,Clock, output reg Q);
31、 always(Clock,D) Q = D; endmoduleB、module D_FF ( input D,Clock, output reg Q); always(posedge Clock) Q = D;endmoduleC、module D_FF ( input D,Clock, output reg Q); always(negedge Clock) Q = D;endmoduleD、module D_FF ( input D,Clock, output reg Q); always_ff(posedge Clock) Q = D;endmoduleE、module D_FF (
32、 input D,Clock, output reg Q); always_ff Q = D; endmodule正确答案:【module D_FF ( input D,Clock, output reg Q); always(posedge Clock) Q =D; endmodule#module D_FF ( input D,Clock, output reg Q); always(negedge Clock) Q= D; endmodule#module D_FF ( input D,Clock, output reg Q); always_ff(posedgeClock) Q = D
33、; endmodule】3、问题：选出正确的带复位控制的触发器选项：A、module D_FF ( input D,Clock,reset, output reg Q); always(Posedge Clock or reset) if ( reset=1) Q =0; else Q =D;endmoduleB、module D_FF ( input D,Clock,reset, output reg Q); always(posedge Clock orposedge reset) if ( reset=1) Q =0; else Q =D;endmoduleC、module D_FF (
34、 input D,Clock,reset, output reg Q); always(posedge Clock ornegedge reset) if ( reset=1) Q =0; else Q =D;endmoduleD、module D_FF ( input D,Clock,reset, output reg Q); always(posedge Clock orposedeg reset) if ( reset=0) Q =0; else Q =D;endmoduleE、module D_FF ( input D,Clock,reset, output reg Q); alway
35、s(posedge Clock or reset)if ( reset=1) Q =0; else Q =D;endmoduleF、module D_FF ( input D,Clock,reset, output reg Q); always(posedge Clock) if (reset=0) Q =0; else Q =D;endmoduleG、module D_FF ( input D,Clock,reset, output reg Q); always(posedge Clock) if (reset=1) Q =0; else Q =D;endmodule正确答案:【module
36、 D_FF ( input D,Clock,reset, output reg Q); always(posedge Clockor posedge reset) if ( reset=1) Q =0; else Q =D;endmodule#module D_FF ( inputD,Clock,reset, output reg Q); always(posedge Clock) if ( reset=0) Q =0; else Q=D;endmodule#module D_FF ( input D,Clock,reset, output reg Q); always(posedgeCloc
37、k) if ( reset=1) Q =0; else Q =D;endmodule】4、问题：选出具有使能控制的触发器或寄存器的正确描述。选项：A、module D_ff ( input D,CLK,En, output reg Q ); always(posedge CLK) begin if(En) Q = D; endendmoduleB、module D_ff ( input D,CLK,En, output reg Q ); always(posedge CLK or posedgeEn) begin if (En) Q =0; else Q =D; endendmoduleC、m
38、odule D_ff ( input D,CLK, output reg Q ); always(posedge CLK) begin Q = D;endendmoduleD、module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assigngateclk=(EnCLK); always(posedge GATECLK) begin if (En) Q =D; endendmoduleE、module D_ff ( input CLK,load, input 3:0 D, output reg 3:0 Q ); always(p
39、osedegCLK) begin if (load) Q = D; endendmodule正确答案:【module D_ff ( input D,CLK,En, output reg Q ); always(posedge CLK)begin if (En) Q = D; endendmodule#module D_ff ( input CLK,load, input 3:0 D, outputreg 3:0 Q ); always(posedeg CLK) begin if (load) Q = D; endendmodule】5、问题：下面两段代码中信号 in，q1，q2 和 q3 的初
40、值分别为 0，1，2 和 3，那么经过 1 个时钟周期后，always 块 1 中 q3 的值变成_，always 块 2 中 q3 的值变成_。 程序块 1 always (clk) begin q1 = in; q2 = q1; q3 = q2; end 程序块 2 always (posedge clk) begin q1 = in; q2 = q1; q3 = q2; end选项：A、always 块 1 中 q3 的值变成 0B、always 块 1 中 q3 的值变成 2C、always 块 2 中 q3 的值变成 0 D、always 块 2 中 q3 的值变成 2正确答案:【a
41、lways 块 1 中 q3 的值变成 0#always 块 2 中 q3 的值变成 2】6、问题：同步复位和异步复位的区别是是否需要等待时钟 只要复位信号有效，触发器立即清零，无需等待时钟触发边沿到来的是同步复位； 复位信号有效，并且时钟的有效边沿到来时，才能清零的是异步复位。选项：A、正确B、错误正确答案:【错误】7、问题：复位通常是清零，有时候也会置 1，主要是使触发器处于一个确定的初始状态。选项：A、正确B、错误正确答案:【正确】8、问题：一个语句块内可以同时使用阻塞赋值和非阻塞赋值。选项：A、正确B、错误正确答案:【错误】9、问题：以下描述语句得到的结果一定是 a=1,b=1,c=1
42、 begin a =1; b =a; c =b; end选项：A、正确B、错误正确答案:【错误】10、问题：寄存器就是触发器，或者説是由触发器构成的。选项：A、正确B、错误正确答案:【正确】11、问题：锁存器对脉冲电平敏感，在特定输入脉冲电平（高电平或低电平）作用下随输入改变状态； 触发器对脉冲边沿敏感，在时间脉冲的上升沿或下降沿变化瞬间改变状态。 （考察锁存器和触发器的区别）选项：A、正确B、错误正确答案:【正确】 12、问题：阻塞赋值一般用于描述电平敏感的电路，例如组合逻辑电路和锁存器；非阻塞赋值一般用于描述边沿敏感的电路，例如触发器。选项：A、正确B、错误正确答案:【正确】13、填空题：
43、使用远程实验平台虚拟面板验证单端口寄存器堆的功能 寄存器能够装入数据的条件是时钟使能信号 Load 为_（0/1）并且_（有/没有）时钟上升沿。 如果 Load=0，有时钟上升沿，寄存器的内容将_（更新/保持不变）。 注意，三个填空的答案之间用#隔开，例如：0#有#更新正确答案:【1#有#保持不变】14、填空题：使用远程实验平台虚拟面板验证单端口寄存器堆的功能 执行下面的写操作操作，给寄存器堆内各个寄存器写入相应的值，完成后，寄存器 R2 的值应为_（5/6/7/8）。 D INDEX Load CLK0101 00 1 产生一个 0110 01 1 产生一个 0111 10 1 产生一个 1
44、000 11 1 产生一个正确答案:【7】15、填空题：使用远程实验平台虚拟面板验证单端口寄存器堆的功能 读出各个寄存器的值，比较与写操作中保存在寄存器中的值是否一致。单端口寄存器读操作_（需要/不需要）等待时钟到来。单端口寄存器_（可以/不可以）同时写入和读出不同寄存器的值，因为它读操作和写操作地址端口 index 是_（独立的/共用的）。注意，三个填空的答案之间用#隔开。正确答案:【不需要#不可以#共用的】16、填空题：使用远程实验平台虚拟面板验证三端口寄存器堆的功能 执行下面的写操作操作，给寄存器堆内各个寄存器写入相应的值，完成后， 读出各个寄存器的值，比较与写操作中保存在寄存器中的值是否一致， 寄存器 R3 的值应为_（5/6/7/8）。D WA WE CLK0101 00 1 产生一个 0110 01 1 产生一个0111 10 1 产生一个 1000 11 1 产生一个正确答案:【8】17、填空题：使用远程实验平台虚拟面板
