1、集成电路制造工艺2.1CMOS制造工艺2.2版图设计的概念和方法2.3版图的绘图层2.4目录目录设计规则2.5CMOS晶体管的版图2.62.1 集成电路制造工艺u 2.1 集成电路制造工艺 集成电路的制造是以硅晶圆为基础的，然后经过一系列生产制造工艺，最终在晶圆上制造出所需要的集成电路，如图2.1所示。图2.1 加工过集成电路的12寸硅晶圆2.1 集成电路制造工艺u2.1 集成电路制造工艺 在集成电路设计中，电路原理图、集成电路版图和器件之间是紧密相连的，如图2.2所示。集成电路设计工程师，首先按照产品的功能要求设计出电路原理图，然后通过L-Edit版图编辑器将电路图转变成集成电路版图，最后通
2、过半导体制造工艺技术制造成集成电路芯片，并经过流片、测试、封装成器件。2.1 集成电路制造工艺u2.1 集成电路制造工艺图2.2 电路原理图、版图和器件的关系2.1 集成电路制造工艺u2.1 集成电路制造工艺 集成电路的制造工艺十分复杂，简单地说，就是在衬底材料（如硅衬底）上，运用各种方法形成不同的“层”，并在选定的区域掺入杂质，以改变半导体材料导电性能，形成半导体器件的过程。这个过程需要通过许多步骤才能完成，从晶圆片到集成电路成品大约需要经过数百道工序。通过这复杂的一道道工序，就能够在一块微小的芯片上集成成千上万个甚至上亿个晶体管，这就是巧夺天工的集成电路制造工艺。集成电路的制造工艺是由多种
3、单项工艺组合而成的，简单来说主要的单项工艺通常包括三类：薄膜制备工艺、图形转移工艺和掺杂工艺。（1）薄膜制备工艺：包括氧化工艺和薄膜淀积工艺。该工艺通过生长或淀积的方法，生成集成电路制造过程中所需的各种材料的薄膜，如金属层、绝缘层等。2.1 集成电路制造工艺u2.1 集成电路制造工艺 （2）图形转移工艺：包括光刻工艺和刻蚀工艺。从物理上说，集成电路是由许许多多的半导体元器件组合而成的，对应在硅晶圆片上就是半导体、导体以及各种不同层上的隔离材料的集合。集成电路制造工艺首先将这些结构以图形的形式制作在光刻掩膜版上，然后通过图形转换工艺就能最终转移到硅晶圆片上。（3）掺杂工艺：包括扩散工艺和离子注入
4、工艺，即通过这些工艺将各种杂质按照设计要求掺杂到晶圆片的特定位置上，形成晶体管的源漏端以及欧姆接触（金属与半导体的接触）等。通过一定的顺序对上述单项工艺进行重复、组合使用，就形成集成电路的完整制造工艺了。2.1 集成电路制造工艺u2.1 集成电路制造工艺下面简单介绍一下涉及到的半导体工艺：（1）硅晶圆的制备 硅晶圆制备流程如图2.3所示。采用直拉法或者悬浮区熔法制备不同尺寸型号的硅单晶锭，经过截断、滚磨、定位、切片、磨片、倒角、抛光、清洗、检测、包装等工序，生产出待加工的硅晶圆（Wafer），如图2.4所示。（2）氧化 在集成电路制造工艺中，氧化是一项必不可少的工艺。从广义上说，凡是物质与氧发
5、生化学反应生成氧化物的过程都称为氧化。容易生长出高质量的硅氧化物（即二氧化硅）是半导体硅材料获得普遍应用的重要原因之一。2.1 集成电路制造工艺u2.1 集成电路制造工艺图2.3 硅晶圆制备流程2.1 集成电路制造工艺u2.1 集成电路制造工艺图2.4 待加工的硅晶圆2.1 集成电路制造工艺u2.1 集成电路制造工艺 只要硅暴露在氧气中，都会形成二氧化硅。但集成电路制造中用到的二氧化硅是高纯度的，需要经过特定工艺即氧化工艺制备。目前常用的工艺是热氧化方法，即硅晶圆片与含氧物质（氧气、水汽等氧化剂）在高温下进行反应从而生成二氧化硅膜。热氧法的氧化反应发生在硅与二氧化硅交界面处，接触到的杂质少，生
6、成的二氧化硅氧化膜质量较高，因此在集成电路制造中通常使用热氧化法生成氧化膜。根据氧化剂的不同，热氧化法主要分为干氧氧化、水汽氧化和湿氧氧化法三种，其中干氧氧化和湿氧氧化是最常用的方法。干氧法采用纯氧作为氧化剂，生长的氧化膜表面干燥、结构致密，光刻时与光刻胶接触良好，但氧化速度慢。湿氧氧化的氧化剂是高纯水的氧气，既含有氧，又含有水汽，氧化速度较快，但生成的氧化膜质量不如干氧法。在实际生产过程中，通常采用干湿干相结合的氧化方式。2.1 集成电路制造工艺（3）淀积 与氧化（如硅的氧化反应生长二氧化硅）不同，“淀积”专指薄膜形成的过程中，并不消耗硅晶圆片或衬底材质本身。薄膜淀积工艺是一项非常重要的工艺
7、，因为它涵盖了晶圆片表面以上部分的所有层的制备和产生，目前已发展为物理气相淀积（PVD）和化学气相淀积（CVD）两个主要的方向。金属的淀积技术通常是物理性质的，属于物理气相淀积，而半导体层和绝缘层的淀积工艺通常属于化学气相淀积。1）物理气相淀积物理气相淀积指的是利用某种物理过程，例如蒸发或溅射过程来实现物质的转移，即把原子或分子由源转移到衬底表面上，从而淀积形成薄膜。物理气相淀积的整个过程不涉及化学反应，常用的有真空蒸发和溅射两种方法。2.1 集成电路制造工艺 真空蒸发就是在真空室中，把所要蒸发的金属加热到相当高的温度，使其原子或分子获得足够高的能量，脱离金属材料表面的束缚而蒸发到真空中，从而
8、淀积在硅晶圆片表面形成一层薄的金属膜。溅射法是利用带有电荷的离子在电场中加速后具有一定动能的特点，将离子引向被溅射物质（被淀积的薄膜材料），轰击被溅射物质使其原子或分子逸出，从而淀积到硅晶圆片上形成薄膜的一种物理气相淀积方法，这个过程就像用石头用力扔向泥浆中会溅出很多泥点落在身上一样。溅射法具有很多优于蒸发法的特点，如可以实现大面积金属膜层的均匀淀积、膜层的厚度可控性好等等。2）化学气相淀积 化学气相淀积是把含有构成薄膜元素的气态反应剂引入反应室，在晶圆表面发生化学反应，从而生成所需的固态薄膜并淀积在其表面。2.1 集成电路制造工艺 目前，在芯片制造过程中，大部分所需的薄膜材料，不论是导体、半
9、导体，或是介电材料，都可以用化学气相淀积来制备，如二氧化硅膜、氮化硅膜、多晶硅膜等。它具有淀积温度低，薄膜成分和厚度易控，薄膜厚度与淀积时间成正比，均匀性与重复性好，台阶覆盖好，操作方便等优点。其中淀积温度低和台阶覆盖好对超大规模集成电路的制造十分有利。因此是目前集成电路生产过程中最重要的薄膜淀积方法。目前常用的有常压化学气相淀积、低压化学气相淀积以及等离子体增强化学气相淀积等。3）外延生长 从广义上说，外延也属于一种薄膜淀积技术。顾名思义，外延就是“向外延伸”，这是一种特殊的薄膜生长，特指在单晶衬底上生长一层新的单晶，即在一定条件下，在制备好的单晶衬底（硅晶圆片）上，沿其原来晶体的结晶轴方向
10、，生长一层导电类型、电阻率、厚度等都符合要求的新单晶层，称为外延层。2.1 集成电路制造工艺 根据外延层与衬底的材料是否相同，可以将外延分为同质外延和异质外延，若两者材料相同即为同质外延，反之则为异质外延；根据掺杂浓度的不同，可分为正外延和反外延，正外延是指重掺杂衬底上生长轻掺杂的外延，而反外延是在轻掺杂衬底上生长重掺杂的外延。外延层除了结晶方向与衬底单晶一致外，其他特性均可自主选择，如导电类型、电阻率、厚度等都可以按照新的要求生长。（4）光刻 光刻工艺能刻蚀出多细的线条直接影响芯片的集成度。工艺线上能够刻蚀出最细的线条即为该工艺的特征尺寸，它反应了生产线的工艺水平。2.1 集成电路制造工艺
11、光刻工艺的过程非常复杂。在进行光刻时，首先需要通过曝光将光刻掩膜版的图形精确地复制到光刻胶上，然后经过显影后，去掉需要进行进一步加工那部分的光刻胶（即开出窗口），露出下层的待刻材料，然后在未去除的光刻胶的保护下，对窗口处待刻材料进行刻蚀，得到所需的图形，为下一步工艺如掺杂等做好准备。通常将整个光刻工艺过程分为底膜处理、涂胶、前烘、曝光、显影、坚膜、刻蚀以及去胶等八个工艺步骤。（5）刻蚀 光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移，而且在工艺线上，这两个工艺经常是放在同一工序，因此，有时也将这两个步骤统称为光刻。2.1 集成电路制造工艺 刻蚀就是将
12、涂胶前所淀积的薄膜中没有被光刻胶（经过曝光和显影后）覆盖和保护的部分去除掉，达到将光刻胶上的图形转移到其下层材料上的目的。刻蚀工艺主要有湿法刻蚀和干法刻蚀。湿法刻蚀是利用液体化学试剂与待刻材料反应生成可溶性化合物，达到刻蚀的目的，是一种纯化学腐蚀，具有优良的选择性，但属于各向同性因此对线条尺寸控制性差。干法刻蚀是利用等离子体与待刻材料相互作用（物理轰击和化学反应），从而除去未被光刻胶保护的材料而达到刻蚀的目的。目前在图形转移中，干法刻蚀占据主导地位。例如，氮化硅、多晶硅、金属以及合金材料等均采用干法刻蚀技术，而二氧化硅采用湿法刻蚀技术，有时金属铝也采用湿法刻蚀技术。2.1 集成电路制造工艺（6
13、）扩散 扩散是一种原子、分子或离子在高温驱动下由高浓度区向低浓度区运动的过程。一直到20世纪70年代，杂质掺杂主要是通过高温的扩散方式来完成，杂质原子通过气相源或掺杂过的氧化物扩散或淀积到硅晶片的表面，这些杂质浓度将从表面到体内单调下降，而杂质分布主要是由高温与扩散时间来决定。在早期制作晶体管和集成电路时，一般由杂质源提供扩散到硅晶圆片中的离子，并通过提高晶圆片的温度(900-1200)，使离子扩散到所需深度。杂质源通常是气体、液体或是固体。扩散的目的是为了控制杂质浓度、均匀性和重复性以及批量生产器件，降低生产成本。扩散的方法有很多，如液态源扩散、固态源扩散以及固固扩散等。2.1 集成电路制造
14、工艺（7）离子注入 相比扩散法而言，离子注入法具有加工温度低、可均匀的大面积注入杂质、易于控制等优点，已成为超大规模集成电路的不可缺少的掺杂工艺。离子是原子或分子经过离子化后形成的，它带有一定量的电荷。离子注入工艺就是在真空系统中，通过电场对离子进行加速，并利用磁场使其运动方向改变，从而控制离子以一定的能量注入晶圆片内部，从而在所选择的区域形成一个具有特殊性质的表面层（即注入层），达到掺杂的目的。2.2 CMOS制造工艺u 2.2 CMOS制造工艺 CMOS工艺是在PMOS和NMOS工艺基础上发展起来的。CMOS中的C表示“互补”，即将NMOS器件和PMOS器件同时制作在同一硅衬底上，制作CM
15、OS集成电路。CMOS集成电路具有功耗低、速度快、抗干扰能力强、集成度高等众多优点。CMOS工艺目前已成为当前大规模集成电路的主流工艺技术，绝大部分集成电路都是用CMOS工艺制造的。2.2 CMOS制造工艺 CMOS电路中既包含NMOS晶体管也包含PMOS晶体管，NMOS晶体管是做在P型硅衬底上的，而PMOS晶体管是做在N型硅衬底上的，要将两种晶体管都做在同一个硅衬底上，就需要在硅衬底上制作一块反型区域，该区域被称为“阱”。根据阱的不同，CMOS工艺分为P阱CMOS工艺、N阱CMOS工艺以及双阱CMOS工艺。其中N阱CMOS工艺由于工艺简单、电路性能较P阱CMOS工艺更优，从而获得广泛的应用。
16、2.2 CMOS制造工艺以N阱的CMOS反相器为例，一般工艺流程图，如图2.5所示。图2.5 CMOS的一般工艺流程2.2 CMOS制造工艺 我们使用N阱CMOS工艺来制作一个CMOS反相器，其工艺流程如下：第一版：光刻N阱。首先在P型硅衬底上生长一层氧化层，涂上曝光可溶的光刻胶，使用1号掩膜版，经过曝光、显影后，确定出N阱的扩散区域，然后腐蚀掉该区域的氧化层，进行N+杂质的注入，形成N阱（用于PMOS晶体管）。然后重新生长薄氧和氮化硅层。第二版：光刻有源区。并使用2号掩膜版确定场氧的区域，以及PMOS、NMOS晶体管的有源区（即源、栅、漏区），然后刻蚀掉场氧区域的氮化硅，再次氧化来形成场氧（
17、其作用是隔离NMOS和PMOS），以及重新生长高质量的薄氧化层（即栅氧）。第三版：淀积和光刻多晶硅栅。淀积多晶硅，然后使用3号掩膜版，对多晶硅进行光刻，留下作为栅极的多晶硅，形成CMOS反相器的输入栅极（PMOS、NMOS晶体管的栅极连接在一起形成输入栅极）。第四版：P+离子掺杂掩膜版。使用4号掩膜版，进行P+离子的注入，形成PMOS晶体管的有源区和NMOS晶体管的衬底接触（该衬底接触是P2.2 CMOS制造工艺型的，用于给NMOS晶体管的衬底接相应电位）。第五版：N+离子掺杂掩膜版。使用5号掩膜版（即4号掩膜版的负版），进行N+离子的注入，形成NMOS晶体管的有源区和PMOS晶体管的衬底接触
18、（该衬底接触是N型的，用于给N阱接相应电位）。然后生长氧化层。第六版：光刻接触孔掩膜版。使用6号掩膜版，光刻出接触孔的位置，然后腐蚀接触孔的氧化层，再经过蒸铝形成晶体管源漏栅以及多晶硅栅的欧姆接触。第七版：光刻金属掩膜版。使用7号掩膜版将不需要的铝刻除，将 PMOS、NMOS晶体管的漏区相连，形成CMOS反相器的输出。将两个晶体管的栅极引出，作为输入，并将两者的源区和衬底连接形成衬底接触。第八版：光刻钝化层掩膜版。淀积一层钝化保护层，使用8号掩膜版光刻钝化层，仅留下输入、输出、电源和地相应的接触孔，作为信号引出。2.3 版图设计的概念和方法u 2.3.1 版图设计的概念 版图是包含集成电路的器
19、件类型、器件尺寸、器件之间的相对位置以及器件之间的连接关系等相关物理信息的图形。集成电路生产厂商就是根据这些数据来制造掩膜版的。版图设计是集成电路设计和物理制造的中间环节，其主要目的是将映射好的电路映射到硅晶圆上进行生产。2.3 版图设计的概念和方法u 2.3.2 版图设计的方法 版图设计在集成电路设计流程中位于后端，它是集成电路设计的最终目标，版图设计的优劣直接关系到芯片工作速度和面积，因此版图设计在集成电路设计中起着非常重要的作用。1.版图设计的主要目标：（1）满足电路功能、性能指标、质量要求；（2）尽可能节省面积，提高集成度、降低成本；（3）尽可能缩短连线，以减少复杂度，缩短延时，改善可
20、靠性。2.版图设计的主要内容：（1）布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置；（2）布线：设计走线，实现晶体管间、逻辑门间、单元间的互连；（3）尺寸确定：确定晶体管的尺寸（W/L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。2.3 版图设计的概念和方法u2.3.2 版图设计的方法版图设计方法的一般流程，如图2.6所示。图2.6 版图设计方法的流程图2.4 版图的绘图层u 2.4 版图的绘图层 集成电路设计的最终结果是掩膜版图设计，即版图设计。那么什么是版图设计呢？它是根据电路功能和性能要求，在一定的工艺条件下，按照版图设计有关规则约定，设计出电路中各种元件的图形并进行
21、排列互连，从而设计出一套供集成电路制造工艺中使用的光刻掩模版图，实现集成电路设计的最终输出。而集成电路版图设计者的任务就是创建芯片各个部分的掩模版图，因此在设计前，必须对绘图层有充分的了解。我们知道不同的工艺，在L-Edit中应该对应不同的绘图层。以CMOS反相器的版图绘制为例，如图2.7所示。2.4 版图的绘图层图2.7 CMOS反相器的版图2.4 版图的绘图层 在绘制CMOS反相器的过程中，涉及到的绘图层有哪些？如图2.8所示。我们可以从三个角度去学会它。1）英语；2）颜色；3）位置。选择一种最适合自己就是最好的。绘图层包括：Poly（多晶硅）、有源区（Active）、Metal1（金属1
22、）、Metal2（金属2）、N阱（N Well）、P Select（P衬底）、N Select（N衬底）、Poly Contact（多晶硅接触）、Active Contact（有源区接触）、Via（通孔）。我们在绘制版图的过程当中，是一层一层来绘制的，就像立交桥一样。2.4 版图的绘图层u2.4 版图的绘图层图2.8 绘图层2.4 版图的绘图层u2.4 版图的绘图层 选择绘图层，可以通过单击图标或者选择下拉菜单栏的两种方式。（1）多晶硅 在集成电路中，MOS晶体管的栅极通常用多晶硅来进行淀积。而且多晶硅还可以用来进行互连，跟金属一样可以用来产生电阻，但是由于多晶硅的电阻比较大而金属的电阻比较小
23、。因此，金属可以进行任何互连，但是多晶硅仅用于MOS晶体管栅极之间的互连，尽量缩短走线，以免电阻过大。（2）有源区 MOS晶体管的源区和漏区通常由有源区来实现，而MOS晶体管的源极和漏极通常用金属来进行淀积。2.4 版图的绘图层u2.4 版图的绘图层（3）金属 金属通常用来进行集成电路互连。一般情况下，金属层数能够反映集成电路芯片的复杂程度。就像立交桥一样，为了满足日益复杂的集成电路芯片的设计要求，在版图设计过程中，越来越多的金属层用于版图的绘制，就像立交桥一样，这样不仅可以保证集成电路的性能，而且使芯片面积可以越来越小。相同的金属层可以直接进行互连，而不同的金属层之间可以通过通孔来实现互连。
24、金属不仅可以进行互连，而且可以用来进行电源线和地线的绘制。注意，在绘制电源线和地线的时候，金属层的宽度通常要大于DRC设计规则中定义的最小尺寸，防止电流过大将金属线熔断，造成断路的现象。2.4 版图的绘图层u2.4 版图的绘图层（4）N阱 目前市场上的硅晶圆都是P衬底的，我们首先要将硅晶圆进行氧化隔离，然后开窗口。在P衬底上我们可以直接形成NMOS，但是PMOS的形成怎么办呢？就需要人为的做一个N阱，将磷离子注入，形成制造PMOS器件所需要的N阱。在版图绘制过程中，通过N阱层来实现N阱的绘制。（5）N衬底和P衬底 MOS晶体管的有源区是通过将N型杂质（+5价的磷离子）或者P型杂质（+3价的硼离
25、子）注入到N衬底或P衬底层形成的。所以，通过N衬底和P衬底用来覆盖有源区。2.4 版图的绘图层u2.4 版图的绘图层（6）多晶硅接触孔 多晶硅接触孔用来进行多晶硅层和金属层的互连，如图2.9所示。接触孔的DRC设计规则尺寸通常为22个单位的正方形。图2.9 多晶硅接触孔2.4 版图的绘图层u2.4 版图的绘图层（7）有源区接触孔 有源区接触孔用来进行有源区层和金属层的互连，如图2.10所示。接触孔的DRC设计规则尺寸通常为22个单位的正方形。图2.10 有源区接触孔2.4 版图的绘图层u2.4 版图的绘图层（8）通孔 通孔用来进行金属层和金属层的互连，如图2.11所示。通孔的DRC设计规则尺寸
26、通常为22个单位的正方形。图2.11 通孔2.5 设计规则u2.5 设计规则 版图设计规则，即在对用特定工艺制造电路的物理掩膜版图都必须遵循一系列几何图形排列的规则。版图设计由于器件的物理特性和工艺的限制，芯片上物理层的尺寸必须遵守特定的规则。这些规则通常规定芯片上诸如金属、多晶硅、有源区、接触孔等绘图层的互连和布局规则。制定设计规则的主要目的是为了在制造时能用最小的硅片面积达到较高的成品率和电路可靠性。2.5 版图设计规则u2.5 版图设计规则 工程师在绘制版图的时候一定要做非常认真仔细的检查，即便是这样还会存在这样那样的问题。尤其是目前对于芯片的规模及工艺复杂度来说，只靠版图设计师人工的检
27、查来排除掉所有的错误是一件非常困难的事情。况且，任何一点细微的错误都会造成整个芯片的失效，从而付出的昂贵的代价。因此，版图设计完成后，还需要一系列的检查和验证，来证明设计出的集成电路版图可以进行流片生产。版图验证包括：设计规则检查（DRC，Design Rule Check）、电学规则检查（ERC，Electronic Rule Check）、电路图与版图一致性检查LVS（Layout Versus Schematic）2.5 版图设计规则u2.5 版图设计规则（1）DRC规则验证 DRC规则验证：几何设计规则验证，对IC版图做几何空间检查，以确保线路能够被特定的工艺加工实现。版图设计的工程师
28、，在绘制版图之前，都会研究并确定该集成电路芯片所采用的工艺，然后调研并联系生产工艺厂商，根据生产工艺厂商提供的设计规则。有了DRC验证设计规则文件，我们就可以开始进行版图绘制了。设计规则保证了芯片的可制造性，保证了我们版图中所画的图形在该工艺中都是可实现的，同时也可以保证较高的成品率以提高我们产品的利润。因此我们在版图绘制完成后，首先要进行DRC规则验证。2.5 版图设计规则u2.5 版图设计规则 选择命令ToolsDRC，在运行的过程中，可以看到被检查单元的名字、使用设计规则文件的名字、当前正在检查的设计规则的名字、使用时间、估计要做完全部检查所剩余的时间以及已经完成的设计规则检查数量。运行
29、结束后，对每一个检查出来的错误，会将规则名、错误总数和被检查的单元全部列在DRC错误导航窗口中，如图2.12所示。在错误导航中，找到DRC错误的规则，打开模型树，进行双击，就会将DRC错误标记在版图中，如图2.13所示。关闭错误导航窗口，并根据DRC规则文件进行修改版图即可。重新进行DRC验证，直到没有任何错误为止。2.5 版图设计规则u2.5 版图设计规则图2.12 DRC错误导航窗口2.5 版图设计规则u2.5 版图设计规则图2.13 标记DRC错误2.5 版图设计规则u2.5 版图设计规则 基本设计规则主要包括：线宽规则（Width）、间距规则（Spacing）、交叠规则（Overlap
30、）、围绕规则（Enclosure）、伸出规则（Extension）。设计规则通常由两种表示方法：一种是以（Lambda）为单位的设计规则，另一种是以m为单位的设计规则。以为单位的设计规则是把尺寸定义为的倍数，的取值由工艺决定。下面主要介绍以为单位的设计规则。（1）线宽规则（Width）线宽规则规定了绘图层的最小宽度，如图2.14所示。对于多晶硅绘图层来说，DRC文件英文版规定：Poly Minimum Width 2 Lambda。翻译过来就是：多晶硅的最小宽度为2 Lambda。2.5 版图设计规则（2）间距规则（Spacing）线宽规则规定了绘图层之间的最小距离，可以指同一绘图层，如图2.
31、16（a），也可以指不同绘图层，如图2.16（b）所示。对于金属绘图层之间的间距来说，DRC文件英文版规定：Metal1 to Metal1 Spacing 3 Lambda。翻译过来就是：金属1到金属1的最小间距为3 Lambda。对于多晶硅和有源区绘图层之间的间距来说，DRC文件英文版规定：Poly to Active Spacing 1 Lambda。翻译过来就是：多晶硅到有源区的最小间距为3 Lambda。2.5 版图设计规则图2.14 线宽规则 图2.15 间距规则（a）同一绘图层 （b）不同绘图层2.5 版图设计规则（3）交叠规则（Overlap）交叠有两种形式：一种是几何图形内边
32、界到另一图形的内边界长度（Overlap），另一种是几何图形外边界到另一图形内边界长度（Enclosure），如图2.16所示。对于多晶硅绘图层来说，DRC文件英文版规定：FieldPoly Overlap of Polycnt 1.5 Lambda。翻译过来就是：多晶硅包围多晶硅接触孔的最小距离为1.5 Lambda，如图2.17所示。图2.16 交叠规则2.5 版图设计规则（4）伸出规则（Extension）。伸出规则规定了绘图层伸出另外一种绘图层边界的距离，如图2.18所示。对于多晶硅绘图层伸出有源区绘图层来说，DRC文件英文版规定：Gate Extension out of Activ
33、e 2 Lambda。翻译过来就是：多晶硅伸出有源区的最小距离为2 Lambda。图2.17 多晶硅交叠多晶硅接触孔2.5 版图设计规则 最简单的设计规则包括几个图形或者几何图形之间的线宽、间距、交叠、围绕、伸出，具体的设计规则定义取决于流片的芯片制造厂提供的规范。图2.18 伸出规则2.5 版图设计规则（2）LVS规则验证 LVS规则验证：电路图与版图一致性检查，即用LVS比较器来比较版图与电路图所表述的电路是否相同。采用S-Edit画的电路图是做过仿真分析的，能够保证功能及性能的正确。但是最终我们画的版图是要送到工厂进行流片的。因此我们必须保证版图中的器件类型、尺寸及连接关系与电路图是完全
34、一致的，这样我们做出来的芯片才能够保证与电路图一样的功能及性能。因此，我们在版图的DRC检查之后，要进行LVS检查来保证版图与电路的一致性。（3）ERC规则验证 ERC规则验证：主要检测电路中的节点连接错误并进行天线规则检查。由于许多节点连接错误在做LVS规则检测时就可以被检查到，因此ERC检查是可以选择的，有时候可以直接将ERC规则检查直接嵌入在DRC规则检查中。主要检查的内容有以下五种：1）天线规则检查；2）非法器件检查；3）节点开路；4）节点短路；5）孤立接触孔2.5 版图设计规则 版图绘制要根据一定的设计规则来进行，也就是说一定要通过DRC检查。编辑好的版图通过了设计规则的检查后，有可
35、能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成的。例如，版图中少连接了一条金属线，就会对整个集成电路芯片来说造成致命的问题，因此没有DRC问题的版图还要通过LVS验证。编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后仿真。2.6 CMOS晶体管的版图u 2.6.1 NMOS晶体管的版图设计 使用L-Edit画PMOS晶体管，具体步骤如下 （1）打开L-Edit程序，选择快捷键 （2）另存为新文件：选择FileSave As命令，如图2.19所示。打开对话框“另存为”，在“保存在”下拉列表框中选择存储目录，在“文件名”文本框
36、中输入新文件的名称，例如nmos.tdb。图2.19 另存新文件2.6 CMOS晶体管的版图 （3）代替设定：选择FileReplace Setup命令，如图2.20所示。单击出现的对话框的From file下拉列表右侧的Browser按钮，选择D：Tanner EDAL-Edit 11.1SamplesSPRexample1lights.tdb文件，如图2.20所示。再单击OK完成。图2.20 代替设置2.6 CMOS晶体管的版图图2.21 文件目录2.6 CMOS晶体管的版图 接下来会出现一个警告对话框，如图2.22所示。单击确定按钮，就可以将lights.tdb文件的设定选择性应用在目前
37、编辑的文件，包括格点设定、绘图层设定等。图2.22警告对话框2.6 CMOS晶体管的版图 （4）设计环境设定：绘制布局图，必须要有确实的大小，因此要绘图前先要确定或设定坐标与实际长度的关系。选择SetupDesign命令，如图2.23所示，打开Setup Design对话框，在Technology选项卡中出现使用技术的名称、单位与设定，设定值如图2.24所示。图2.24 Technology选项卡图2.23 环境设定2.6 CMOS晶体管的版图 在Grid选项卡中可进行格点显示设定，鼠标停格设定与坐标单位设定，在Major display grid：设定值为10 Lambda，即设定显示的主要
38、格点间距等与10个Lambda。在Suppress major grid if：文本框中设定当格点距离小于20个像素点时不显示，在Minor displayed grid：设定值为1 Lambda，即设定显示的小格点间距等于1个Lambda。在Suppress minor grid if：文本框中设定当格点距离小于8个像素时不显示，在Cursor type：设定鼠标光标显示为Snapping，在Mouse snap grid：设定鼠标锁定的格点为0.5个Lambda，在Manufacturing grid：设定为0.25个Lambda，设定值如图2.25所示。2.6 CMOS晶体管的版图图2.
39、25 Grid选项卡2.6 CMOS晶体管的版图 （5）绘制Poly图层：L-Edit的Poly绘图层是定义生长多晶硅的，根据DRC规则，Poly绘图层的最小宽度为2个Lambda。在绘图层中单击Poly快捷键，选择Drawing绘图工具快捷键，在编辑窗口绘制出210个Lambda的版图，如图2.26所示。图2.26 Poly绘图层2.6 CMOS晶体管的版图 （6）绘制Active Contact图层：NMOS的源极区和漏极区作为源极和漏极要接上电极，才能在其上加入偏压。各元件之间的信号传递，也要靠金属线进行互连，在最底层是金属层以Metal1绘图层表示。在金属层制作之前，元件会被沉积上一层
40、绝缘层，为了让金属能接触至扩散区，漏极和源极必须在绝缘层上刻蚀出一个接触孔，以L-Edit的Active Contact绘图层是定义接触孔，根据DRC规则，Active Contact绘图层的尺寸为22个Lambda。在绘图层中单击Active Contact快捷键，选择Drawing绘图工具 快 捷 键，在 编 辑 窗 口 绘 制 出 22个Lambda的版图，如图2.27所示。图2.27 Active Contact绘图层2.6 CMOS晶体管的版图 （7）绘制Metal1图层：NMOS的源极和漏极要接上电极，才能在其上加入偏压。各元件之间的信号传递，也要靠金属线进行互连，以L-Edit的
41、Metal1绘图层是定义金属线，根据DRC规则，Metal1绘图层的最小宽度为3个Lambda，并且要包围Active Contact绘图层最小1个Lambda。在绘图层中单击Metal1快捷键，选择Drawing绘图工具 快 捷 键，在 编 辑 窗 口 绘 制 出 44个Lambda的版图，如图2.28所示。图2.28 Metal1绘图层2.6 CMOS晶体管的版图 （8）绘制Active图层：L-Edit的Active绘图层是定义NMOS的范围，Active以外的地方是厚氧化层区，但是需要注意的是NMOS的Active绘图层一定要画在N Select绘图层内部，根据DRC规则，Active
42、绘图层的最小宽度为3个Lambda，并且要包围Active Contact绘图层最小3个Lambda。在绘图层中单击Active快捷键，选择Drawing绘图工具快捷键，在编辑窗口绘制出614个Lambda的版图，如图2.29所示。图2.29 Active绘图层2.6 CMOS晶体管的版图 （9）绘制N Select图层：绘制完了Active绘图层之后，需要绘制N Select与Active绘图层重叠，L-Edit的N Select绘图层是定义N型衬底的范围，但是需要注意的是NMOS的N Select绘图层一定要画在Active绘图层外部，根据DRC规则，N Select绘图层要包围Activ
43、e绘图层最小2个Lambda。在绘 图 层 中 单 击 N Select快 捷 键，选 择Drawing绘图工具快捷键，在编辑窗口绘制出1018个Lambda的版图，如图2.30所示。图2.30 NMOS版图 NMOS晶体管的版图设计完成之后，单击保存按钮，并选择ToolsDRC菜单命令，运行DRC规则验证，如果出现错误，修改版图编辑，直至DRC验证0 errors（没有错误）为止。2.6 CMOS晶体管的版图u 2.6.2 PMOS晶体管的版图设计 使用L-Edit画PMOS晶体管，具体步骤如下 （1）打开L-Edit程序，选择快捷键 （2）另存为新文件：选择FileSave As命令，如图
44、2.31所示。打开对话框“另存为”，在“保存在”下拉列表框中选择存储目录，在“文件名”文本框中输入新文件的名称，例如pmos.tdb。图2.31 另存新文件2.6 CMOS晶体管的版图 （3）代替设定：选择FileReplace Setup命令，如图2.32所示。单击出现的对话框的From file下 拉 列 表 右 侧 的 Browser按 钮，选 择 D：TannerEDAL-Edit 11.1SamplesSPRexample1lights.tdb文件，如图2.33所示。再单击OK完成。图2.32 代替设置2.6 CMOS晶体管的版图 接下来会出现一个警告对话框，如图2.34所示。单击确
45、定按钮，就可以将lights.tdb文件的设定选择性应用在目前编辑的文件，包括格点设定、绘图层设定等。图2.33 文件目录图2.34 警告对话框2.6 CMOS晶体管的版图 （4）设计环境设定：绘制布局图，必须要有确实的大小，因此要绘图前先要确定或设定坐标与实际长度的关系。选择SetupDesign命令，如图2.35所示，打开Setup Design对话框，在Technology选项卡中出现使用技术的名称、单位与设定，设定值如图2.36所示。图2.35 环境设定图2.36 Technology选项卡2.6 CMOS晶体管的版图 在Grid选项卡中可进行格点显示设定，鼠标停格设定与坐标单位设定，
46、在Major display grid：设定值为10 Lambda，即设定显示的主要格点间距等与10个Lambda。在Suppress major grid if：文本框中设定当格点距离小于20个像素点时不显示，在Minor displayed grid：设定值为1 Lambda，即设定显示的小格点间距等于1个Lambda。在Suppress minor grid if：文本框中设定当格点距离小于8个像素时不显示，在Cursor type：设定鼠标光标显示为Snapping，在Mouse snap grid：设定鼠标锁定的格点为0.5个Lambda，在Manufacturing grid：设定
47、为0.25个Lambda，设定值如图2.37所示。图2.37 Grid选项卡2.6 CMOS晶体管的版图 （5）绘制Poly图层：L-Edit的Poly绘图层是定义生长多晶硅的，根据DRC规则，Poly绘图层的最小宽度为2个Lambda。在绘图层中单击Poly快捷键，选择Drawing绘图工具快捷键，在编辑窗口绘制出210个Lambda的版图，如图2.38所示。图2.38 Poly绘图层2.6 CMOS晶体管的版图 （6）绘制Active Contact图层：PMOS的源极区和漏极区作为源极和漏极要接上电极，才能在其上加入偏压。各元件之间的信号传递，也要靠金属线进行互连，在最底层是金属层以Me
48、tal1绘图层表示。在金属层制作之前，元件会被沉积上一层绝缘层，为了让金属能接触至扩散区，漏极和源极必须在绝缘层上刻蚀出一个接触孔，以L-Edit的Active Contact绘图层是定义接触孔，根据DRC规则，Active Contact绘图层的尺寸为22个Lambda。在绘图层中单击Active Contact快捷键，选择Drawing绘图工具 快 捷 键，在 编 辑 窗 口 绘 制 出 22个Lambda的版图，如图2.39所示。图2.39 Active Contact绘图层2.6 CMOS晶体管的版图 （7）绘制Metal1图层：PMOS的源极和漏极要接上电极，才能在其上加入偏压。各元
49、件之间的信号传递，也要靠金属线进行互连，以L-Edit的Metal1绘图层 是 定 义 金 属 线，根 据 DRC规 则，Metal1绘图层的最小宽度为3个Lambda，并且要包围Active Contact绘图层最小1个Lambda。在绘图层中单击Metal1快捷键，选择Drawing绘图工具快捷键，在编辑窗口绘制出44个Lambda的版图，如图2.40所示。图2.40 Metal1绘图层2.6 CMOS晶体管的版图 （8）绘 制 Active图 层：L-Edit的Active绘 图 层 是 定 义 PMOS的 范 围，Active以外的地方是厚氧化层区，但是需要注意的是PMOS的Activ
50、e绘图层一定要画在N Well绘图层内部，根据DRC规则，Active绘图层的最小宽度为3个Lambda，并且要包围Active Contact绘图层最小3个Lambda。在绘图层中单击Active快捷键，选择Drawing绘图工具快捷键，在编辑窗口绘制出614个Lambda的版图，如图2.41所示。图2.41 Active绘图层2.6 CMOS晶体管的版图 （9）绘制P Select图层：绘制完了Active绘图层之后，需要绘制P Select与Active绘图层重叠，L-Edit的P Select绘图层是定义P型衬底的范围，但是需要注意的是PMOS的P Select绘图层一定要画在Acti
