1、第4章时序逻辑电路 第第4章时序逻辑电路章时序逻辑电路 4.1概述概述 4.2时序电路的分析方法时序电路的分析方法 4.3同步计数器同步计数器 4.4异步计数器异步计数器 4.5寄存器寄存器 4.6技能训练技能训练 本章小结本章小结 习题习题 第4章时序逻辑电路 4.1 概概 述述所谓时序电路，指电路在任意时刻的输出信号不仅取决于该时刻的输入信号，而且取决于电路原来的状态。时序电路一般由组合逻辑电路和存储电路组成，其中存储电路由触发器组成。时序电路的一般结构框图如图4.1所示。第4章时序逻辑电路 图4.1 时序电路结构框图第4章时序逻辑电路 图中，X1Xi为时序电路输入信号，Z1Zj为时序电路
2、输出信号，W1Wm为存储电路现时输入信号，QQn为存储电路现时输出信号，它们之间的关系可以用以下三个方程来表示：驱动方程 W(tn)=HX(tn），Qn(t)状态方程 Qn+1(t)=GW(tn)，Qn(t)输出方程 Z(tn)=FX(tn），Qn(t)式中，tn表示离散时间；Qn(t)表示存储电路的输出现态；Qn+1(t)表示存储电路的输出次态。以上三个方程全面地描述了时序电路的逻辑功能。第4章时序逻辑电路 根据电路状态转换情况的不同，时序电路分为同步时序电路和异步时序电路两大类。在同步时序电路中，所有触发器共用一个CP脉冲，在同一个CP脉冲作用下，各个触发器根据自身的输入状态和原态在同一时
3、刻状态发生翻转；异步时序电路各触发器不是共用一个CP脉冲，各个触发器的状态不在同一时刻发生翻转，而是有先有后。第4章时序逻辑电路 4.2 时序电路的分析方法时序电路的分析方法时序电路的分析就是根据给定的条件，找出电路状态和输出变量在输入变量和时钟作用下的变化规律，确定电路所实现的逻辑功能。时序电路分析步骤如下：(1)分析逻辑电路图，写出相关方程式。根据给定的逻辑电路图，写出电路中各个触发器的时钟方程、驱动方程和输出方程。时钟方程：时序电路中各个触发器CP脉冲的逻辑关系。第4章时序逻辑电路 驱动方程：时序电路中各个触发器的输入信号之间的逻辑关系。输出方程：时序电路的输出Z=f（A，Q），若无输出
4、时此方程可省略。(2)求各个触发器的状态方程。将时钟方程和驱动方程代入相应触发器的特征方程式中，求出触发器的状态方程。(3)进行对应状态分析。列状态表：将电路输入信号和触发器现态的所有取值组合代入相应的状态方程，求得相应触发器的次态，得状态表。第4章时序逻辑电路 画状态图（反映时序电路状态转换规律及相应输入、输出信号取值情况的几何图形）。画时序图（反映输入、输出信号及各触发器状态的取值在时间上对应关系的波形图）。(4)归纳上述分析结果，确定时序电路的功能。第4章时序逻辑电路【例例4.1】时序逻辑电路如图42所示，试分析电路的逻辑功能。解解（1）该电路是一个由3个JK触发器组成的同步时序电路，无
5、外输入信号，输出信号为Z，其中，时钟方程：CP0=CP1=CP2=CP 第4章时序逻辑电路 图4.2 例4.1的时序逻辑电路图第4章时序逻辑电路 驱动方程：K0=1 K2=1 输出方程：第4章时序逻辑电路 （2）求状态方程。将驱动方程代入JK触发器的特性方程 ，得状态方程：第4章时序逻辑电路 (3）进行对应状态分析。列状态表：将输入信号和现态的各种取值组合代入状态方程，得状态表如表4.1所示。画状态图。根据表4.1所示的状态表，画出状态图，如图4.3所示。画时序图。根据输入、输出及触发器状态取值，画出时序图，如图4.4所示。第4章时序逻辑电路 表4.1 状 态 表 第4章时序逻辑电路 图4.3
6、 例4.1的状态图第4章时序逻辑电路 图4.4 例4.1的时序图第4章时序逻辑电路(4)归纳上述分析结果，确定时序电路的功能。由电路结构可知，所有触发器在同一个CP脉冲的作用下，状态在同一时刻翻转，再由图4.3所示状态图可知：随着CP脉冲的递增，触发器输出Q2Q1Q0的变化将进入一个循环过程，而且此循环过程中包括五个状态，且为递增变化。Q2Q1Q0每变化一个循环过程，Z=1出现一次，故Z可视为进位输出信号。综上所述，此电路为带进位输出的同步五进制递增计数器电路，并且具有自启动功能。第4章时序逻辑电路 4.3 同同 步步 计计 数数 器器计数器是实际应用最为广泛的时序逻辑电路之一，它不仅能用来对
7、脉冲个数进行计数，还可以实现计时、定时、分频和自动控制等功能。计数器按照CP脉冲的输入方式可分为同步计数器和异步计数器。按照计数规律可分为加法计数器、减法计数器和可逆计数器。按照计数的进制可分为二进制计数器（N=2n）和非二进制计数器（N2n）等。第4章时序逻辑电路 4.3.1 同步二进制计数器同步二进制计数器图4.5所示为一3位同步二进制计数器。第4章时序逻辑电路 图4.5 3位同步二进制计数器电路第4章时序逻辑电路 由图可知，该电路的时钟方程：CP0=CP1=CP2=CP 驱动方程：第4章时序逻辑电路 状态方程：3位同步二进制计数器状态表如表4.2所示。状态图如图4.6所示。时序图如图4.
8、7所示。第4章时序逻辑电路 表4.2 3位同步二进制计数器状态表 第4章时序逻辑电路 图4.6 状态图第4章时序逻辑电路 图4.7 时序图第4章时序逻辑电路 4.3.2 同步十进制计数器同步十进制计数器在日常生活中，人们更习惯于十进制计数，所以在数字电路中还常采用二-十进制计数器。图4.8所示为一个由4个JK触发器组成的同步十进制加法计数器。Z为进位输出端。第4章时序逻辑电路 图4.8 同步十进制加法计数器第4章时序逻辑电路 由电路可知，时钟方程为 驱动方程：输出方程：第4章时序逻辑电路 状态方程：状态表如表4.3所示。第4章时序逻辑电路 表4.3 同步十进制加法计数器状态表 第4章时序逻辑电
9、路 第4章时序逻辑电路 状态图、时序图分别如图4.9及图4.10所示。第4章时序逻辑电路 图4.9 同步十进制加法计数器状态图 第4章时序逻辑电路 图4.10 同步十进制加法计数器时序图 第4章时序逻辑电路 4.3.3 通用中规模集成同步计数器通用中规模集成同步计数器在实际应用中，一般不需要使用触发器去设计计数器，而是选用TTL或COM集成计数器，它们的使用十分简单，应用非常广泛。74LS16074LS163是一组同步4位二进制加法集成计数器，其逻辑功能如表4.4所示，管脚排列如图4.11所示。第4章时序逻辑电路 表4.4 74LS16074LS163逻辑功能表 第4章时序逻辑电路 图4.11
10、 74LS16074LS163管脚的排列 第4章时序逻辑电路 清零端：当 端为低电平时，不管CP脉冲的状态如何，输出Q3Q2Q1Q0全为零，这种清零方式称为异步清零（又称复位）。当端为低电平时，在CP脉冲上升沿作用下,输出Q3Q2Q1Q0全为零，这种清零方式称为同步清零。预置数：当 端为高电平，端为低电平时，在CP脉冲上升沿作用下,Q3Q2Q1Q0=D3D2D1D0，实现同步预置数功能。第4章时序逻辑电路 计数控制：当=1，并且CTPCTT=0时，输出Q3Q2Q1Q0保持不变。当=CTP=CTT=1，并且CP=CP时，计数器才开始加法计数。下面以74LS161为例介绍同步计数器的应用。74LS
11、161为4位二进制集成同步计数器。它具有异步清零、同步置数和同步加法计数的功能。可采用不同的方法构成任意（N）进制计数器，其逻辑功能表见表4.5。第4章时序逻辑电路 表4.5 74LS161逻辑功能表 第4章时序逻辑电路 1.直接清零法直接清零法 直接清零法是利用集成芯片的复位端和与非门，将N所对应的输出的二进制代码中等于1的输出端通过与非门反馈到集成芯片的复位端，使输出回零。例如，用74LS161芯片构成六进制计数器，令CTP=CTT=1，因为N=6，其对应的二进制代码为0110，将输出端Q2和Q1通过与非门接至74LS161的复位端端即可，电路图及状态图如图4.12所示。第4章时序逻辑电路
12、 图4.12 直接清零法构成的六进制计数器(a)电路图;(b)状态图第4章时序逻辑电路 2.预置数法预置数法预置数法利用的是芯片的预置控制端和预置输入端D3D2D1D0，因为是同步预置数端，所以只能采用N1值反馈法，即要组成一个N进制计数器，只需将N1时所对应的输出的二进制代码中等于1的输出端通过与非门反馈到集成芯片的预置控制端，再令预置输入端D3D2D1D0=0000即可。第4章时序逻辑电路 例如，利用74LS161构成一个十进制计数器。先令CTP=CTT=1，再令预置输入端D3D2D1D0=0000（即预置数“0”），以此为初态进行计数，由于N1=9，而9对应的二进制代码为1001，将输出
13、端Q3、Q0通过与非门接至74LS161的复位端即可，电路图及状态图如图4.13所示。第4章时序逻辑电路 图4.13 预置数法构成的十进制计数器(a)电路图;(b)状态图第4章时序逻辑电路 3.进位输出置最小数法进位输出置最小数法 进位输出置最小数法是利用芯片的预置控制端 和进位输出端CO，将CO端输出经非门送到 端，令预置输入端D3D2D1D0为输入最小数M所对应的二进制数，其中最小数M=24N。例如，利用74LS161构成一个十二进制计数器N=12，对应的最小数M=2412=4，对应的二进制数为0100，相应的预置输入端D3D2D1D0=0100，并且令=CTP=CTT=1，电路图及状态图
14、如图4.14所示。第4章时序逻辑电路 图4.14 进位输出置最小数法构成的十二进制计数器(a)电路图;(b)状态图第4章时序逻辑电路 4.级联法级联法一片74LS161只能构成从二到十六进制之间任意进制的计数器。若要构成N16的计数器，则可以利用多片74LS161进行级联组成。两片74LS161级联可构成从二进制到二百五十六进制之间任意进制的计数器。当采用两块或更多的74LS161集成计数器进行级联时，需将低位芯片的进位输出端CO端和高位芯片的计数控制端CTT或CTP直接连接，外部计数脉冲同时从每片芯片的CP端输入，再根据要求选取上述三种实现任意进制的方法之一，完成对应电路。第4章时序逻辑电路
15、 例如，用直接清零法构成三十六进制计数器，因为N=36，16N10）任意进制计数器 利用n片74LS290级联可以构成0N10n的任意进制计数器。例如用74LS290芯片构成三十六进制计数器，N=36，由于101N102，所以需要两个74LS290级联。先将每个74LS290连接成8421码十进制计数器，再将低位芯片输出端Q3和高位芯片输入端CP0相连，然后采用直接清零法实现即可。三十六进制计数器电路如图4.24所示。第4章时序逻辑电路 图4.24 三十六进制计数器第4章时序逻辑电路 4.5 寄寄 存存 器器在数字系统中，常常需要将一些数码、运算结果或指令存放起来，以便随时调用，这种能够存储这
16、些数码、运算结果或指令的逻辑部件称为寄存器。一个触发器可以存放1位二进制数码，n个触发器可以存放n位二进制数码。寄存器按其功能分为数码寄存器和移位寄存器。第4章时序逻辑电路 4.5.1 数码寄存器数码寄存器数码寄存器又称数据缓冲储存器或数据锁存器，其功能是接受、存储、输出和清理原数据，电路主要由触发器和控制门组成。数码寄存器按其接受数码的方式又分为双拍式和单拍式两种。如图4.25所示为由基本RS触发器组成的双拍式4位数码寄存器。在接收存放输入数据时，需要两拍才能完成。第4章时序逻辑电路 图4.25 双拍式4位数码寄存器第4章时序逻辑电路 第一拍，在接收数据前，送清零负脉冲至触发器的复位端端，使
17、触发器输出为零，完成输出清零功能。第二拍，触发器清零之后，当接收脉冲为高电平时，与非门打开，输入数据D3D2D1D0，经与非门送至对应触发器而寄存下来，完成接收数据任务。应注意此类寄存器如果在接收寄存数据前不清零，将会出现数据存放错误。图4.26所示为由D触发器组成的单拍式4位数码寄存器，它在接收存放输入数据时，只需要一拍即可完成。第4章时序逻辑电路 图4.26 单拍式4位数码寄存器第4章时序逻辑电路 4.5.2 移位寄存器移位寄存器移位寄存器除了具有数码寄存器的功能以外，同时具有将数据按一定方向移动的功能。因此移位寄存器不但可以用于数据存储，还可以用作数据的串/并行转换、数据的运算和处理等。
18、移位寄存器分单向移位寄存器和双向移位寄存器两种。第4章时序逻辑电路 1.单向移位寄存器单向移位寄存器单向移位寄存器按移动方向分为左移位寄存器和右移位寄存器两种类型。图4.27所示为由D触发器组成的4位右移位寄存器电路。D为串行数据输入端，Q3Q0为并行数据输入端，CP为移位脉冲控制端，RD为清零端。在存入数据之前，首先通过RD清零端加一低电平使触发器清零（Q3Q2Q1Q0=0000），每当移位脉冲CP的上升沿到来时，输入数据便通过数据输入端一个接一个地依次移入F3。假设要存入的数码为1011，那么在移位脉冲的作用下，寄存器中数码的移动情况如表4.11所示，时序图如图4.28所示。经过4个移位脉
19、冲，数码将全部存入到寄存器中，若从Q0输出（串行输出），只需再经过4个移位脉冲即可。第4章时序逻辑电路 图4.27 右移位寄存器电路第4章时序逻辑电路 表4.11 右移寄存器中数码的移动情况 第4章时序逻辑电路 图4.28 右移位寄存器时序图第4章时序逻辑电路 图4.29所示为一个4位带并行输入的左移位寄存器，其工作原理与右移位寄存器基本一致，所不同的是数据依次移入F0，寄存器中的数据由低位依次向高位移动，若要并行输入，只需在送数脉冲为高电平时将所送的数据加到并行输入端（D3D0）即可。具体工作过程请读者自行分析。第4章时序逻辑电路 图4.29 左移位寄存器电路第4章时序逻辑电路 2.双向移位
20、寄存器双向移位寄存器若把左、右移位寄存器的功能综合在一起就可构成双向移位寄存器，在控制端作用下，双向移位寄存器既可实现左移位，又可实现右移位。第4章时序逻辑电路 4.5.3 集成移位寄存器集成移位寄存器1.集成移位寄存器的功能集成移位寄存器的功能集成移位寄存器的种类很多，应用十分广泛。按寄存数据的位数可分为4位、8位、16位等，按移位方向可分为单向和双向移位寄存器。常用的集成移位寄存器有74LS164、74LS165、74LS194等。其中74LS194为4位双向集成移位寄存器，它具有双向移位、并行输入、保持数据和清除数据等功能。其管脚排列及逻辑符号如图4.30所示。第4章时序逻辑电路 图4.
21、30 74LS194 4位双向集成移位寄存器（a）管脚排列图；（b）逻辑符号图第4章时序逻辑电路 其中：端为异步清零端，S1、S2为工作方式控制端，DSL为左移数据输入端，DSR为右移数据输入端，A、B、C、D为并行数据输入端，Q3、Q2、Q1、Q0为并行数据输出端。74LS194的功能见表4.12。第4章时序逻辑电路 表4.12 74LS194的功能表 第4章时序逻辑电路 当=0时，不论其他输入如何，寄存器都清零。当=1时，74LS194有四种工作方式：（1）S1=S2=0时，实现保持功能：Q3Q0保持不变，且与CP、DSR、DSL信号无关。（2）S1=0、S2=1时，实现左移功能：在CP脉
22、冲上升沿的作用下，从DSL端先输入数据给Q0，然后按Q0Q1Q2Q3的顺序依次左移。第4章时序逻辑电路（3）S1=1、S2=0时，实现右移功能：在CP脉冲上升沿的作用下，从DSR端先输入数据给Q3，然后按Q3Q2Q1Q0的顺序依次右移。（4）S1=S2=1时，实现并行输入功能：在CP脉冲上升沿的作用下，将数据从ABCD端同时送入Q3Q2Q1Q0，即Q3Q2Q1Q0=ABCD。第4章时序逻辑电路 2.74LS194的应用的应用利用移位寄存器可以构成计数器、分配器、脉冲序列发生器及实现数据并/串行的相互转换等。图4.31所示为由74LS194组成的环形和扭环形计数器。其中，图4.31（a）所示为环
23、形计数器，应注意，在构成环形计数器时电路必须预先设置适当的初始状态，且输出Q3Q2Q1Q0端的初态不能完全一致（即不能全为“0”或全为“1”），这样才能实现计数。环形计数器的进制数N与移位寄存器的位数相等，即N=n。如设电路的初态Q3Q2Q1Q0=1000，则在CP脉冲的作用下将按图4.32（a）所示的状态规律进行计数。第4章时序逻辑电路 图4.31 由74LS194组成的计数器（a）环形计数器;(b)扭环形计数器第4章时序逻辑电路 扭环形计数器是将移位寄存器的串行输出端反相后与串行输入端相连，电路如图4.31(b)所示。构成扭环形计数器时，不必设置初始状态，扭环形计数器的进制数N是移位寄存器
24、位数的2倍，即N=2n。如设电路的初态Q3Q2Q1Q0=0000，则在CP脉冲的作用下将按图4.32（b）所示的状态规律进行计数。第4章时序逻辑电路 图4.32 由74LS194组成的计数器状态图（a）环形计数器状态图;(b)扭环形计数器状态图第4章时序逻辑电路 当需要更多位数的寄存器时，可以采用多片74LS194进行级联。如图4.33所示为由两片74LS194组成的8位双向移位寄存器。级联时，将两片74LS194的CP、S1及S2端分别并联，Q4与DSR相连接，Q3与DSL相连接，其中S1、S2为工作方式控制端，S1S2=01时为左移位；S1S2=10时为右移位；S1S2=11时为并行送数。
25、片(1)的DSL为左移数据输入端，片(2)的DSR为右移数据输入端，A、B、C、D为并行数据输入端，Q7Q6Q5Q4 Q3Q2Q1Q0为并行数据输出端，ABCDABCD为并行数据输入端。第4章时序逻辑电路 图4.33 由两片74LS194组成的8位双向移位寄存器第4章时序逻辑电路 图4.34所示电路为由74LS194组成的7位串行输入、并行输出的转换电路。串行数据D6D0由DSR端输入，并行数据从端输出，表示转换结束的标志码“0”加在片（2）的A端（接地），其他并行输入端置“1”（接高电平）。清零后Q0=0，此时S1S2=11，第一个CP上升沿到来时完成预置数操作，此时S1S2=01，故以后的
26、CP均实现右移操作。经过七次右移后，7位串行码全部移入寄存器，此时Q7Q6Q5Q4Q3Q2Q1=D6D5D4D3D2D1D0，且转换结束的标志码已到达Q0，通过非门后一方面打开所有与门进行并行输出，另一方面使S1S2=11，因此，第9个CP脉冲使移位寄存器再次置数，重复上述过程。第4章时序逻辑电路 图4.34 7位串行输入、并行输出的转换电路第4章时序逻辑电路 4.6 技能训练技能训练实训一实训一 简单时序电路简单时序电路1.实训目的实训目的 掌握时序电路的分析、调试方法。2.实训器材实训器材（1）双JK触发器74LS76两片。（2）四2输入与非门74LS00一片。（3）数字实验箱。（4）双踪
27、示波器。第4章时序逻辑电路 3.实训内容及步骤实训内容及步骤1）用双JK触发器74LS76构成二进制计数器（1）按图4.35所示电路连线，并将Q2、Q1、Q0分别与指示灯相连。（2）在清零端加一低电平将Q2、Q1、Q0复位。（3）由时钟输入端输入单个脉冲，测试并记录Q2、Q1、Q0的状态。（4）由时钟输入端输入连续脉冲，用示波器分别观测并记录Q2、Q1、Q0的波形。第4章时序逻辑电路 图4.35 双JK触发器74LS76构成的二进制计数器第4章时序逻辑电路 2）用双JK触发器74LS76构成异步十进制计数器（1）按图4.36所示电路连线，并将Q3、Q2、Q1、Q0分别与指示灯相连。（2）在清零
28、端加一低电平将Q3、Q2、Q1、Q0复位。（3）由时钟输入端输入单个脉冲，测试并记录Q3、Q2、Q1、Q0的状态。（4）由时钟输入端输入连续脉冲，用示波器分别观测并记录Q3、Q2、Q1、Q0的波形。第4章时序逻辑电路 图4.36 双JK触发器74LS76构成的异步十进制计数器第4章时序逻辑电路 实训二实训二 集成计数器的应用集成计数器的应用1.实训目的实训目的（1）掌握集成计数器74LS161、74LS290的功能。（2）掌握计数器的扩展方法。（3）熟悉任意进制计数器的构成方法。2.实训器材实训器材 （1）计数器74LS161两片。（2）计数器74LS290两片。（3）四2输入与非门74LS0
29、0一片。（4）数字实验箱。（5）双踪示波器。第4章时序逻辑电路 3.实训内容及步骤实训内容及步骤1）用74LS161和74LS00采用异步清零法构成一个八进制计数器（1）按图4.37所示的74LS161的管脚排列图正确接线，并分别将Q3、Q2、Q1、Q0与指示灯相连。（2）测试并记录Q3、Q2、Q1、Q0的状态。（3）用连续脉冲作为计数脉冲，用示波器分别观测并记录Q3、Q2、Q1、Q0的波形。第4章时序逻辑电路 图4.37 74LS161的管脚排列图第4章时序逻辑电路 2）用74LS161和74LS00采用同步清零法构成一个十进制计数器按74LS161的管脚排列图正确接线，并重复1）中的（2）
30、、（3）步测试内容。3）用两片74LS161和74LS00采用同步清零法构成一个六十进制计数器按74LS161的管脚排列图正确接线，并重复1）中的（2）、（3）步测试内容。第4章时序逻辑电路 4）用74LS290分别接成8421码和5421码十进制计数器按74LS290的管脚排列图(见图4.38)正确接线，并重复1）中的（2）、（3）步测试内容。5）用两片74LS290和74LS00构成一个二十四进制计数器按74LS290的管脚排列图正确接线，并重复1）中的（2）、（3）步测试内容。第4章时序逻辑电路 图4.38 74LS290的管脚排列图第4章时序逻辑电路 本章小结本章小结时序逻辑电路在任一
31、时刻的输出不仅与该时刻的输入信号有关，还和电路原来所处的状态有关。这是时序逻辑电路区别于组合逻辑电路的一个重要特点。时序逻辑电路在结构上由组合逻辑电路和存储电路（触发器）两部分组成，根据CP脉冲的作用，时序电路分为同步时序电路和异步时序电路两种。常用的时序电路有计数器和寄存器。第4章时序逻辑电路 计数器应用极其广泛，不仅可以用来计数，还可以用来分频、定时、延时等。按计数脉冲的引入方式，可分为同步计数器和异步计数器；按计数长度，可分为二进制计数器、十进制计数器及任意进制计数器；按计数的增减规律，可分为加法计数器、减法计数器及可逆计数器等。寄存器是利用触发器的两个稳定状态来存储0和1两个数码的。寄
32、存器按其功能分为数码寄存器和移位寄存器。数码寄存器分为单拍式和双拍式，移位寄存器分为左移位寄存器、右移位寄存器和双向移位寄存器。一般寄存器应具有清除、接收、移位、保存和输出数码的功能。第4章时序逻辑电路 习习 题题4.1 时序逻辑电路的特点是什么？它与组合逻辑电路的主要区别是什么？4.2 什么是同步时序逻辑电路？什么是异步时序逻辑电路？它们各有哪些优缺点？4.3 时序逻辑电路分析的基本任务是什么？简述时序逻辑电路的分析步骤。4.4 二进制加法计数器从0计到下列数时，需要多少个触发器？（1）5；（2）10；（3）36；（4）127 第4章时序逻辑电路 4.5 画出图4.39所示电路的状态图和时序
33、图，并分析电路的功能特点（设电路的初始状态为000）。第4章时序逻辑电路 图4.39 题4.5图第4章时序逻辑电路 4.6 画出图4.40所示电路的状态图和时序图，并分析电路的功能特点（设电路的初始状态为0000）。第4章时序逻辑电路 图4.40 题4.6图第4章时序逻辑电路 4.7 分析图4.41所示电路的功能特点（设电路的初始状态为000）。第4章时序逻辑电路 图4.41 题4.7图第4章时序逻辑电路 4.8 分析图4.42所示电路的逻辑功能。第4章时序逻辑电路 图4.42 题4.8图第4章时序逻辑电路 4.9 采用直接清零法将74LS161接成八进制计数器。4.10 采用同步清零法将74LS161接成十二进制计数器。4.11 分别采用直接清零法和同步清零法将74LS161接成二十四进制计数器及六十进制计数器。4.12 采用74LS290分别构成下列进制计数器：（1）五进制计数器；（2）八进制计数器；（3）十二进制计数器；（4）二十四进制计数器4.13 试采用74LS194分别构成八进制环形计数器和八进制扭环形计数器。4.14 电路如图4.43所示，设初始状态位为Q3Q2Q1Q0=1111，试分析在CP的作用下，S2和Q3Q2Q1Q0的状态表，并画出时序图。第4章时序逻辑电路 图4.43 题4.14图
