1、第3章 组合逻辑电路第3章 组合逻辑电路3.1 组合逻辑电路的特点3.2 组合逻辑电路的分析方法3.3 常用的中规模组合逻辑部件3.4 组合逻辑电路的设计方法3.5 组合逻辑电路中的竞争与冒险3.6 本章小结3.7 例题精选3.8 自我检测题第3章 组合逻辑电路3.1.1 组合逻辑电路的工作特点组合逻辑电路的工作特点对于组合逻辑电路，其输出状态在任何时刻只取决于同一时刻的输入情况，而与电路以前的状态无关。图3.1.1就是一个组合逻辑电路的例子。它有三个输入变量A、B、CI和两个输出变量S、CO。3.1 组合逻辑电路的特点组合逻辑电路的特点第3章 组合逻辑电路图 3.1.1 组合逻辑电路实例第3
2、章 组合逻辑电路由图可知，无论任何时刻，只要A、B和CI的取值确定，则S和CO的取值也随之确定，与电路过去的工作状态无关。即有:第3章 组合逻辑电路3.1.2 组合逻辑电路的结构特点组合逻辑电路的结构特点组合逻辑电路的结构特点有：(1)输出、输入之间没有反馈延迟通路。(2)电路中不含有记忆功能的元件。第3章 组合逻辑电路通常组合逻辑电路的分析步骤如下:(1)根据逻辑电路，从输入到输出，写出各级逻辑函数表达式，直到写出最后输出端与输入信号的逻辑函数表达式。(2)由逻辑表达式列出真值表。(3)根据真值表，对逻辑电路进行分析，最后确定其功能。(4)对原电路进行改进设计，寻找最佳方案(当该电路的逻辑函
3、数表达式不是最简时，需要进行)。3.2 组合逻辑电路的分析方法组合逻辑电路的分析方法第3章 组合逻辑电路例例3.2.1 分析图3.2.1所示组合逻辑电路，试说明该电路的逻辑功能。解题思路:按照组合逻辑电路的分析步骤，写出函数表达式并化简，然后列出真值表，再根据真值表分析电路的功能。第3章 组合逻辑电路图 3.2.1 例3.2.1的逻辑电路第3章 组合逻辑电路解解 (1)写出输出函数表达式并化简:Y=AB+AC+BC (2)列出真值表:A、B、C有8种取值，分别代入表达式得到相应的输出，如表3.2.1所示。(3)功能判断:由真值表可见，当输入A、B、C中为1的数大于等于2输出为1，故该电路是3输
4、入多数表决电路。(4)检验原电路设计是否最佳，并进行改进。由图3.2.2的卡诺图可知，该电路已为最佳设计，故不需要再改进。第3章 组合逻辑电路表表3.2.1 例例3.2.1的真值表的真值表第3章 组合逻辑电路图 3.2.2 例3.2.1的卡诺图第3章 组合逻辑电路例例3.2.2 分析图3.2.3所示电路的逻辑功能。解解 (1)写出函数表达式。即第3章 组合逻辑电路图 3.2.3 例3.2.2的逻辑图第3章 组合逻辑电路(2)列真值表。真值表如表3.2.2所示。表表3.2.2 例例3.2.2的真值表的真值表第3章 组合逻辑电路(3)功能描述。由真值表可看出，这就是一个二变量的异或电路。(4)检验
5、原电路设计是否最佳，并进行改进。由图3.2.4所示，该电路的卡诺图可以重新化简，故电路设计不合理，应加以改进，用一个异或门即可，如图3.2.5所示。第3章 组合逻辑电路图 3.2.4 例3.2.2的卡诺图第3章 组合逻辑电路图 3.2.5 例3.2.2化简后重新设计的逻辑图第3章 组合逻辑电路3.3.1 编码器编码器1.普通编码器普通编码器在普通编码器中，最简单的编码器为2nn二进制编码器，通用的结构如图3.3.1(a)所示，其结构的特点是:输入端的个数大于输出端的个数;输入端的个数为2n，输出端的个数为n。这种编码器在编码时，任何时刻最多只允许输入一个编码信号，否则输出将发生混乱。现以3位二
6、进制普通编码器为例，分析一下普通编码器的工作原理。3.3 常用的中规模组合逻辑部件常用的中规模组合逻辑部件第3章 组合逻辑电路图3.3.1(b)为一个8位输入、3位输出的二进制编码器的逻辑图。为此，又将它称为8线3线编码器。其输出与输入的对应关系由表3.3.1给出。第3章 组合逻辑电路图 3.3.1 二进制编码器的原理图第3章 组合逻辑电路由表3.3.1再经过化简后，可得到输出的最简表达式为 图3.3.1就是由式(3.3.1)得到的编码器电路。(3.3.1)第3章 组合逻辑电路表3.3.1 3位二进制编码器的真值表第3章 组合逻辑电路由表3.3.1不难发现:这种编码器在编码时存在的最大缺点就是
7、任何时刻最多只允许输入一个编码信号，如果在任一时刻，2n个器件中有多个器件同时提出请求，则2nn普通二进制编码器产生的n位编码中必定有重复编码，这样输出的n位二进制代码与输入请求的对象之间就不再是一一对应的关系。优先编码器可以很好地解决普通编码器存在的问题。第3章 组合逻辑电路2.优先权编码器优先权编码器优先权编码器是在2nn普通二进制编码器的逻辑结构基础上加以改造的。它在普通二进制编码器的输入部分加上一个优先权处理逻辑。先对输入端进行优先权分配，一旦有多个输入信号同时有效时，输入中优先权最高的信号将封锁所有优先权比它低的输入信号，这样就保证了最多只有一个有效输入(即优先权最高者)送至2nn普
8、通二进制编码器，从而输出相应的编码。例如:一个8线3线优先权编码器的结构框如图3.3.2(a)所示。第3章 组合逻辑电路图 3.3.2 8线3线优先编码器第3章 组合逻辑电路设优先权从高至低分配为I7I6I5I4I3I2I1I0，当输入信号为高电位时，即逻辑输入为1时有效。输入信号经优先权处理逻辑处理后，得到中间信号H7、H6H0，Hi与Ii的关系是:当Hi是最高优先权且为1时，Ii也为1。即有:而 第3章 组合逻辑电路这样，优先权编码器就能很好地解决普通编码器所存在的问题。为了判断是否有有效输入请求，以便进行多个优先权编码器的级联，在优先权编码器的输出端还增加一个使能输出EO:上式说明，如果
9、输入信号都无效，EO才为有效输出。上述8线3线优先权编码的逻辑符号如图3.3.2(b)所示。第3章 组合逻辑电路实际应用的MSI优先权编码器产品中，74LS148应用得最广泛，它的逻辑图、逻辑符号如图3.3.3所示，其真值表见表3.3.2。74LS148的输入、输出均为低有效，为了能进行级联以组成输入端更多的编码器，74LS148具有一个使能输入端 及两个使能输出端、。由表3.3.2不难发现:输出 在 有效(即为0)且没有信号输入(即所有的输入端均为1)时，才有效(即为0);输出 在 有效(即为0)且至少有一个信号输入(即至少有一个信号输入端为0)时，输出 才有效(即为0)。第3章 组合逻辑电
10、路图 3.3.3 74LS148优先权编码器(a)逻辑图;(b)逻辑符号第3章 组合逻辑电路表表3.3.2 74LS148真值表真值表第3章 组合逻辑电路3.优先编码器的应用举例优先编码器的应用举例 在多微处理机系统中，经常用优先权编码器及译码器构成的并行优先权裁决电路来实现对各处理机争用总线作出仲裁。图3.3.4是一个总线互连结构的8个处理单元争用总线的并行优先权裁决逻辑示意图，当某处理单元MPUi发出总线请求信号，且收到总线优先输入信号 时，则此处理机即可占用总线;如果该处理单元MPUi发出总线请求信号，但未收到有效的 信号时，则此处理机就不可能占有总线。第3章 组合逻辑电路图 3.3.4
11、 并行优先裁决逻辑电路第3章 组合逻辑电路4.编码器的级联编码器的级联 在实际问题中，经常需要对输入端大于8的对象进行编码，此时就需要用多块74LS148进行级联。例例3.3.1 试用74LS148接成有16线输入、4线输出的优先编码器，即16线4线优先编码器。解解 第一步:芯片个数的确定。由于每片74LS148只有8个编码输入，因而需要用2片74LS148才能满足题中的输入个数。第3章 组合逻辑电路第二步:输入端的设计。此步需要确定两片芯片中谁是高位片谁是低位片。本题将左块芯片作为高位片(当然也可以将右块芯片作为高位片)。这样优先权最高的输入端就必须放在高位片的最高权位的输入端，而优先权级别
12、最低的输入端就必须放在低位片的最低权位的输入端上，如图 3.3.5所示。第3章 组合逻辑电路图 3.3.5 2片74LS148扩展为16线4线优先编码器的连接图第3章 组合逻辑电路第三步:使能端的设计。在进行此步设计时需要注意两个问题:(1)如何确保级联的几块芯片在任意时刻不是同时工作。(2)要确保优先级别高的芯片优先于级别低的芯片工作，即高位片优先于低位片工作。为了能较好地解决以上两个问题，我们将高位片的使能输出端EO接至低位片的使能输入端EI。这样当高位片输入端(815)无信号输入时，它的输出端EO=0，从而使低位片处于工作状态，输出的二进制代码就取决于低位片的输入端()的信号。而当高位片
13、有输入信号时，其使能输出端EO=1，这样就使低位片禁止工作，从而使得输出代码取决于高位片()的输入信号。第3章 组合逻辑电路第四步:输出端的设计。在进行此步设计时需要注意的问题是:必须保证所设计的电路能够将所有的输入信号一个不漏地输出，同时还要确保每一个输出代码与之对应的输入信号要一一对应。第3章 组合逻辑电路在本题中，如果选择低位片(高位片)的A0、A1、A2及GS作为16线4线优先编码器的4位输出，那么，此时高位片(低位片)输入信号的编码将无法输出，这样所设计的16线4线优先编码器只能对低位片(高位片)的8个输入信号进行编码。同理，如果在低位片和高位片中分别选择两个输出端作为16线4线编码
14、器的输出，那么就会出现低位片和高位片中各有一半的输入信号得不到编码。为了避免上述错误，应该将两块芯片输出A0、A1、A2的逻辑输出经与非门后分别作为所设计的16线4线编码器的低3位输出。第3章 组合逻辑电路另外，为了区分高位片和低位片的代码，必须再引出一个输出A3。当高位片有编码信号输入时，它的=0 无编码信号输入时，=1，所以可以用它作为输出编码的第四位，来区分高位片上的8个高优先权输入信号和低位片上的8个低优先权输入信号的编码。当然第四位的设计还有其他设计方法，比如=0，则高位片的=0，A3=1，=100。同时高位片的=1，此信号将低位片封死，使它的=111，于是在最后的输出端得到了=10
15、11。第3章 组合逻辑电路由中规模集成电路组成的应用电路中，习惯上采用逻辑框图来表示中规模集成电路器件，如图3.3.5所示。在逻辑框图内部只标注输入、输出原变量的名称。如果以低电平作为有效的输入信号或输出信号，则与框图外部相应的输入或输出端处加画小圆圈，并在外部标注的输入或输出端信号名称上加非号“”。在常用的优先编码器电路中，除了二进制编码器以外，还有一类称为二十进制优先编码器。它能将10个输入信号分别编成10个BCD代码。在10个输入信号中，的优先权最高，的优先权最低。图3.3.6是二十进制优先编码器74LS147的逻辑图。第3章 组合逻辑电路图 3.3.6 二十进制优先编码器74LS147
16、第3章 组合逻辑电路3.3.2 译码器译码器 译码器是计算机及其他数字系统中使用最广泛的一种多输入、多输出的逻辑器件，它把输入代码转换成不同的输出代码，输入代码的位数少于输出代码的位数。译码器的一般结构如图3.3.7所示，图中使能(或称允许)输入的作用是:当且仅当使能输入全部有效时，译码器才能正确地执行译码;否则译码器将会出现错误的译码。常用的译码器有二进制译码器、二十进制译码器和BCD显示译码器三大类。第3章 组合逻辑电路图 3.3.7 译码器的一般结构第3章 组合逻辑电路1.二进制译码器的原理及应用二进制译码器的原理及应用二进制译码器又称为n2n译码器，其输入编码为n位二进制数，输出编码为
17、2n个最小项。图3.3.8给出1个2-4译码器的框图、逻辑图及真值表，其中输入代码字I1I0表示03范围的一个整数，输出代码字为Y3Y2Y1Y0。当且仅当使能输入EN=1且输入代码字是i的二进制表示，则输出Yi(i为十进制数)位为1，其他位均为0。如果把I1I0作为输入变量，把Y=Y3Y2Y1Y0作为输出函数，则输出函数的第i位Yi=ENmi，其中mi为输入变量的最小项。第3章 组合逻辑电路图 3.3.8 24译码器(a)框图;(b)真值表;(c)逻辑图第3章 组合逻辑电路2.MSI译码器译码器1)双24译码器74LS139 74LS139是在一片器件内封装了两个完全独立且结构相同的二进制24
18、译码器，其逻辑图、真值表及逻辑符号见图3.3.9。从图3.3.9的真值表及逻辑符号上可看出，使能端1G、2G为低有效时，输出端也为低有效。之所以采用低有效，是为了提高速度。注意:真值表表示的是逻辑符号框外的外部逻辑关系。此外，74LS139这两个使能端还可以用于多块译码器级联时使用。第3章 组合逻辑电路图 3.3.9 双24译码器74LS139(a)逻辑图及引脚;(b)逻辑符号;(c)1/2 LS139译码器的逻辑符号;(d)真值表第3章 组合逻辑电路2)38译码器74LS138 74LS138是常用的一种二进制MSI译码器，它的逻辑图、逻辑符号及真值表如图3.3.10 所示。输出信号为低有效
19、时，有三个使能输入，即G1，G2A，G2B，只有在三个使能端输入全部有效时，才能有正确的有效输出。否则，译码器被禁止，所有的输出端全被封死在高电平上，如图3.3.10(c)所示。第3章 组合逻辑电路图 3.3.10 74LS138译码器(a)逻辑图;(b)逻辑符号;(c)真值表第3章 组合逻辑电路当门电路G8的输出为高电平时，可由逻辑图3.3.10写出输入、输出的关系:由上式可以看出是输入信号A、B、C这三个变量的全部最小项的译码输出。所以，这种译码器也称为最小项译码器。(3.3.2)第3章 组合逻辑电路3)二十进制译码器二十进制译码器的逻辑功能是将输入BCD码的10个代码译成10个高、低电平
20、输出信号。图3.3.11是二十进制译码器74HC42的逻辑图。第3章 组合逻辑电路图 3.3.11 二十进制译码器第3章 组合逻辑电路根据逻辑图得到:(3.3.3)第3章 组合逻辑电路并可列出电路的真值表如表3.3.3所示。对于BCD代码以外的伪码(即10101111 6个代码)均无低电平信号产生，译码器拒绝“翻译”，所以这个电路结构具有拒绝伪码的功能。第3章 组合逻辑电路表表3.3.3 二二十进制译码器十进制译码器74LSHC42的真值表的真值表第3章 组合逻辑电路4)BCD-显示译码器 为了能以十进制数码直观地显示数字系统的运行数据，目前广泛使用了七段字符显示器，或称为七段数码管。这种字符
21、显示器由七段可发光的线段拼合而成。常见的七段字符显示器有半导体数码管和液晶显示器两种。半导体数码管具有工作电压低、体积小、寿命长、可靠性高等优点，而且响应时间短(一般不超过0.1 s)，亮度也比较高。它的缺点是工作电流比较大，每一段的工作电流在10 mA左右。第3章 组合逻辑电路液晶显示器的最大优点是功耗极小(在1 W/cm2以下)。它的工作电压也很低，在1 V以下仍能工作。但是，由于它本身不会发光，仅仅靠反射外界光线显示字形，因而亮度很差。此外，它的响应速度较低(在10200 s范围)，这就限制了它在快速系统中的应用。74LS49是常见的BCD码MSI器件之一。它的输入编码为4位的BCD码、
22、输出为7位编码字。与二进制译码器不同的是:它的输出编码字中不是仅有一位为1(或0)，而是按输入的BCD码编码字使对应的某些输出端为1，以驱动发光二极管(LED)或液晶显示器件(LCD)显示1位十进制数。第3章 组合逻辑电路由七段组成的1位十进制数的显示器件结构如图3.3.12所示。当适当地驱动a、b、c、d、c、e、f中某些段发光时，则可分别获得09中的十进制数。大多数七段显示器件都可以由七段译码器74LS49直接驱动，74LS49的逻辑图、逻辑符号如图3.3.13所示，真值表如表3.3.4所示。BI端是禁止显示控制端，它是低电平有效。当BI端加上适当频率的方波时，可以使七段显示器件显示的数字
23、闪烁，达到人能接受的程度，从而在大量使用LED的设备中减少LED电流的平均值，但它显示的亮度也会随之减弱。第3章 组合逻辑电路图 3.3.12 七段显示器结构第3章 组合逻辑电路图 3.3.13 74LS49七段显示译码器(a)逻辑符号;(b)逻辑图第3章 组合逻辑电路表表3.3.4 74LS49的真值表的真值表第3章 组合逻辑电路另外，常见的BCD七段显示译码器还有7448等，7448的逻辑图、逻辑符号如图3.3.14所示。图3.3.4中，为灯测试输入端，当=0时，便可使被驱动数码管的七段同时点亮，以检查该数码管各段能否正常发光;平时应置 为高电平。为灭零输入端，它能使不希望显示零的部分熄灭
24、，从而使显示的效果更加醒目。是灭灯输入/灭零输出端，是一个双功能的输入/输出端，当加入灭灯控制信号，即=0 时，则可定向将被驱动数码管的各段同时熄灭。当=0 时，表示译码器将本来应该显示的零熄灭。第3章 组合逻辑电路图 3.3.14 BCD七段显示译码器7448(a)逻辑图;(b)逻辑符号第3章 组合逻辑电路将灭零输入端与灭零输出端配合使用，即可实现多位数码显示系统的灭零控制。图3.3.15示出了灭零控制的连接方法。在整数部分把高位的 与低位的 相连，在小数部分把低位的 与高位的 相连，就可以把前、后多余的零熄灭了。在这种连接方式下，只有在整数部分的高位是零且被熄灭时，低位才有灭零信号输入。同
25、理，小数部分也只有在低位是零且被熄灭时，高位才有灭零信号输入。第3章 组合逻辑电路图 3.3.15 有灭零控制的8位数码显示系统第3章 组合逻辑电路用7448可以直接驱动共阴极的半导体数码管。图3.3.16给出了用7448驱动BS201A半导体数码管的连接方法。第3章 组合逻辑电路图 3.3.16 7448驱动BS201A的连接图第3章 组合逻辑电路3.二进制译码器的应用二进制译码器的应用1)译码器用于实现数据分配 (1)数据分配器的工作原理。在数据传输过程中，常常需要将一路数据分配到多个装置之一中，执行这种功能的电路称为数据分配器。这种电路相当于一个单刀多掷开关。在任何时候只有一路数据输出端
26、和输入相连，而连到哪个输出端，是在地址码输入的控制下选择的。图3.3.17(a)为四路数据分配器的等效示意电路;图3.3.17(b)是它的逻辑图;图3.3.17(c)是它的逻辑符号。图中G为传送数据输入端;A1、A0为地址码输入端;Y3、Y2、Y1、Y0为输出的数据通道。第3章 组合逻辑电路图 3.3.17 四输出多路数据分配器(a)等效电路;(b)逻辑图;(c)逻辑符号第3章 组合逻辑电路由图3.3.17(b)可知，当A1A0=00时，数据G就从Y0中通过，即Y0=G，其他输出端输出皆为0，依次类推，可以得出其他通道的情况。输入的数据G实际上仅为0或1，输出通路中仅有一路与G一致，其余通路上
27、皆没有输出。数据分配器的一般表达式为:Yi=G其中，i为地址码An1A0的十进制数。第3章 组合逻辑电路(2)用二进制译码器作为数据分配器。如将74LS139译码器的使能端G作为数据输入端，译码器中的数据输入端作为数据分配器中的地址输入端，即将74LS139译码器的A端、B端分别作为数据分配器中的A0地址端及A1地址端，则74LS139译码器的一半就可作为一个四输出的数据分配器，如图3.3.17所示。第3章 组合逻辑电路同理，如将38译码器74LS138(逻辑符号见图3.3.10(b)的使能端G作为数据输入端，将G2A、G2B端接地，38译码器的数据输入端C、B、A分别接对应的地址码A2、A1
28、、A0，则有:其中，i为地址码An1A0的十进制数。可见，38译码器可作为18数据分配器，在集成电路手册中，译码器与分配器为同一个型号。第3章 组合逻辑电路2)译码器用于实现组合逻辑电路 由前面分析可知，n位二进制译码器的输出给出了n变量的全部最小项，因而用n变量二进制译码器和或门(当译码器的输出为原函数时)或者和与非门(当译码器的输出为反函数时)将这些最小项适当地组合起来，就定能获得任何形式的输入变量不大于n的组合逻辑函数。第3章 组合逻辑电路例例3.3.2 用译码器设计一个一位全加器。解解 第一步:写出符合题意的真值表。设一位全加器的三个输入分别为被加数输入ai、加数输入bi、低位向本位的
29、进位输入Ci1，本位和输出为Si，本位进位输出为CO，则此一位全加器的真值表如表3.3.5所示。第3章 组合逻辑电路表表3.3.5 一位全加器真值表一位全加器真值表第3章 组合逻辑电路第二步:由真值表写表达式。由表3.3.5所示的真值表可以得到:第三步:将表达式用最小项的非表示。第3章 组合逻辑电路第四步:按最小项非的表达式连接电路。图3.3.18给出了用74LS138及74LS20组成的一位全加器的电路图。第3章 组合逻辑电路图 3.3.18 用74LS138实现的一位全加器电路图第3章 组合逻辑电路3)二进制译码器的级联当要求对多个输入变量进行译码时，可以将多个二进制译码器级联，以达到设计
30、的要求。第3章 组合逻辑电路图 3.3.19 用74LS138设计416译码器第3章 组合逻辑电路例例3.3.3 用两个38译码器组成一个416译码器。解解 第一步:芯片个数的确定。由于一片38译码器只能提供8个输出端，因而本题的设计需要2片38译码器。第二步:输入端的设计。此步需要考虑谁是高位片谁是低位片，即要解决如何将各级联的芯片分时工作，从而确保输入代码与输出对象的一致性。第3章 组合逻辑电路第三步:使能端的设计。为确保系统可靠工作，必须合理设计芯片的使能端。第四步:连接线路。图3.3.19给出了两片74LS138级联的逻辑图。当输入端的输入变量增加时，则通常采用树形结构的级联方式，而树
31、形结构的级联又称为二级译码。由于从输入到输出需经过两级以上的级联，因此速度较慢。按这种方法，在n较大时，还可以采用树形结构的三级译码方案。第3章 组合逻辑电路3.3.3 加法器加法器1.1位加法器位加法器 1)半加器 半加器是对两个1位二进制数A和B进行加法运算的器件。表3.3.6给出了一位半加器的真值表，其中S是本位上的和，CO是向高位的进位。由表我们不难得出:(3.3.4)第3章 组合逻辑电路表表3.3.6 半加器的真值表半加器的真值表第3章 组合逻辑电路由此，半加器可以用一个异或门和一个与门组成，图3.3.20给出了由异或门和与门组成的半加器的逻辑图及符号。第3章 组合逻辑电路图 3.3
32、.20 一位半加器(a)逻辑图;(b)符号第3章 组合逻辑电路2)全加器全加器是用于完成两个对应位的加数和来自低位的进位3个数进行加法运算的器件。表3.3.7给出了一位全加器的真值表，其中S是本位上的和，CO是向高位的进位，CI是低位向本位的进位输入。由表3.3.7可以得出:(3.3.5)第3章 组合逻辑电路表表3.3.7 全加器的真值表全加器的真值表第3章 组合逻辑电路图3.3.21给出了双全加器74LS183的1/2逻辑图及逻辑符号。图 3.3.21 双全加器74LS183(a)1/2逻辑图;(b)1/2 74LS183逻辑符号第3章 组合逻辑电路2.多位加法器多位加法器1)串行进位加法器
33、把n个一位全加器级联，就可以组成一个n位二进制加法器，如图3.3.22所示。由图可知这种加法器的进位信号是一级一级地由低位向高位逐位产生的，故又称为串行进位加法器(或称为行波进位加法器)。由于这种电路的最大缺点是它的进位方式是逐位产生的，因此该电路的运算速度较低，在最不利的条件下，进行一次加法运算所需的时间至少要经过n位全加器的传输延迟时间，才能得到稳定可靠的运算结果。第3章 组合逻辑电路图 3.3.22 4位串行进位加法器第3章 组合逻辑电路2)超前进位加法器 为了提高运算速度，必须设法减小由于进位信号逐级传递所耗费的时间，解决的方法是采用超前进位的方法，这种具有超前进位的加法器称为超前进位
34、加法器，有时也称为快速进位加法器。超前进位加法器的设计原理是:由全加器的真值表(如表3.3.7所示)可得第i位的进位输出:(CO)i=AiBi+(Ai+Bi)(CI)I(3.3.6)第3章 组合逻辑电路设Gi=AiBi，Pi=Ai+Bi，则上式可写为:(CO)i=Gi+Pi(CI)i(3.3.7)由此递推就可以得到:(3.3.8)第3章 组合逻辑电路从式(3.3.7)不难看出，第i位的进位输出(CO)i直接由输入信号A0Ai、B0Bi及(CI)0决定，而不像串行进位加法器那样逐级地串行产生进位，从而大大地提高了加法运算速度。MSI加法器的产品有74LS283快速进位4位二进制加法器，它的内部采
35、用超前进位技术。其逻辑电路及逻辑符号如图3.3.23所示。第3章 组合逻辑电路图 3.3.23 4位超前进位加法器74LS283第3章 组合逻辑电路3.MSI加法器的应用加法器的应用1)将全加器推演为全减器全减器是完成1位二进制减法运算的器件，它有三个输入端(被减数x、减数y及低位向本位的借位Bin)和两个输出端(差D和本位向高位的借位Bout)，全减器的真值表如图3.3.24(a)所示，由真值表可得到逻辑表达式:(3.3.9)第3章 组合逻辑电路根据逻辑表达式可用逻辑门电路组成全减器，其逻辑符号如图3.3.24(b)所示。在实际应用中，并没有专门的全减器器件，而是用全加器实现全减器的功能。为
36、此需改变逻辑表达式(3.3.9)为(3.3.10)第3章 组合逻辑电路图 3.3.24 减法器真值表、逻辑符号及级联图(a)全减器的真值表;(b)减法器的逻辑符号;(c)全加器推演为全减器的符号；(d)4位串行进位减法器第3章 组合逻辑电路比较全加器的逻辑表达式(3.3.5)可知，在不改变电路的条件下，把其中输入B、CI及CO改为低有效时，则可将一个全加器推演为一个全减器了。如图3.3.24(c)所示，如果将n位全减器级联，便可得到一个n位串行进位全减器。注意:此时减法器中最低位的借位输入应为无效，即为1。图3.3.24(d)给出了4位串行进位全减器的逻辑图。第3章 组合逻辑电路2)用加法器进
37、行组合逻辑电路的设计加法器是一个算术运算器件，它既可作二进制加法运算，也可实现补码的减法运算。例如，外加控制电路能实现多种算术、逻辑运算，除此之外，还能应用于十进制代码运算及代码间的转换等。若能将逻辑函数化简为输入、输出变量或输入变量与常数在数值上相加的关系，此时用加法器来设计组合逻辑电路就非常方便。第3章 组合逻辑电路例例3.3.4 设计一个代码转换电路，将十进制代码的8421码转换为余3码。解解 以8421码为输入、余3码为输出，可得到其代码转换电路的逻辑真值表如表3.3.8所示。第3章 组合逻辑电路表表3.3.8 例例3.3.4的逻辑真值表的逻辑真值表第3章 组合逻辑电路由真值表3.3.
38、8可得:Y3Y2Y1Y0=DCBA+0011(3.3.11)根据式(3.3.11)，用一片4位加法器74LS283便可接成满足要求的代码转换电路，如图3.3.25所示。第3章 组合逻辑电路图 3.3.25 例3.3.4的代码转换电路第3章 组合逻辑电路例例3.3.5 试用4位二进制加法器74LS283设计一个代码转换电路，将余3码转换为8421 BCD码。解题思路:由表3.3.8可知，8421 BCD码加上0011即得到余3码，因此将余3码减去0011就是8421 BCD码。数字电路中是将减法运算变成加法运算进行的，即减去一个数等于加上该数的补码。0011的补码是1101。解解 由上述分析可得
39、:Y3Y2Y1Y0=DCBA+1101(3.3.12)由式(3.3.11)得到满足要求的代码转换电路，如图3.3.26所示。第3章 组合逻辑电路图 3.3.26 例3.3.5的代码转换电路第3章 组合逻辑电路3.3.4 数据选择器数据选择器数据选择器又称多路选择器(简记为MUX)，是一个数字开关，它每次可以从n组数据源中选择一组数据送至输出端，如图3.3.27所示。其中，b表示每组数据源的宽度，s表示地址输入端的位数，使能端EN的功能为:当EN=0时，所有的输出为0，即没有数据输出。第3章 组合逻辑电路图 3.3.27 多路选择器的框图及等效电路(a)框图;(b)等效电路第3章 组合逻辑电路由
40、图3.3.27(b)可看出，多路选择器类似于一个开关电路，与机械开关的区别是多路选择器不能双向传输，而只能从输入到输出。从n组数据据中选择哪一组源数据传送到输出端，由地址入端的输入值决定。地址输入端的位数s与n的关系为:n=2s。常用的多路选择器有:n=2，4，8或16:b=1，2或4;相应有;s=1，2或4。第3章 组合逻辑电路s位地址输入信号共有2s种组合(最小项)，每一种组合(最小项)对应的选择n(=2n)组输入源数据中的一组，其一般的逻辑表达式可写为 式中，KY为输出位(1Kb);KDi是第i组输入源数据的第K位;mi是KDi的地址，由s位地址输入端给出。(3.3.13)第3章 组合逻
41、辑电路1.标准的标准的MSI多路数据选择器多路数据选择器常用的MSI多路数据选择器有:八选一多路数据选择器74LS151，4位二选一多路数据选择器74LS157及2位四选一多路数据选择器74LS153。下面分别加以介绍。1)八选一多路数据选择器74LS151图3.3.28给出了74LS151的逻辑图及逻辑符号。图中有三个地址输入端C、B、A，C为地址的高位端，A为地址的低位端;8个数据输入端D0D7;2个互反输出及一个低有效的使能输入端EN。第3章 组合逻辑电路图 3.3.28 八选一多路数据选择器74LS151(a)逻辑图;(b)逻辑符号第3章 组合逻辑电路表3.3.9是一个简化真值表。另外
42、，其地址输入端带有多余的非门，其目的是为了减少驱动74LS151所需的电流及提高电路的抗干扰能力。第3章 组合逻辑电路表表3.3.9 74LS151简化真值表简化真值表第3章 组合逻辑电路由真值表3.3.9可以写出其输出表达式为(3.3.14)第3章 组合逻辑电路2)4位二选一多路数据选择器74LS157 74LS157的逻辑图、逻辑符号及真值表如图3.3.29所示。G为使能输入端，低有效;S为地址输入端。当S=0时，输出为A组的4位数据;当S=1时，输出为B组的4位数据。由图3.3.29的真值表可以写出其输出表达式为 (1i4)(3.3.15)第3章 组合逻辑电路图 3.3.29 74LS1
43、57的逻辑图、逻辑符号及真值表(a)逻辑图;(b)逻辑符号;(c)真值表第3章 组合逻辑电路3)2位四选一多路数据选择器74LS153 74LS153的逻辑图，逻辑符号及真值表如图3.3.30所示，它包含两个完全相同的四选一数据选择器。这两个数据选择器有公共的地址输入端，而数据输入端和输出端是各自独立的。通过给定不同的地址代码(即B、A的状态)，即可从4位数据中选出所要的一个，并送至输出端1Y及2Y。其中，使能输入端为1G、2G，低有效，它们分别控制着数据1Ci及2Ci。第3章 组合逻辑电路图 3.3.30 74LS153的逻辑图和逻辑符号及真值表(a)逻辑图;(b)逻辑符号;(c)真值表第3
44、章 组合逻辑电路由图3.3.30的真值表可以写出其输出表达式为(3.3.16)第3章 组合逻辑电路2.MSI多路数据选择器的应用多路数据选择器的应用1)在计算机中的应用如果需要把多组源数据中的一组数据传送到一个目标地址使用，则常用多路数据选择器来实现。在计算机中常用MUX在处理机的多个寄存器和它的算术逻辑单元(ALU)间进行数据的传输。例如，一个16位处理器，它的每条二进制代码指令中有3位是专门用来指定使用8个寄存器中的一个。如果把这3位连到一个输入为16位的多路数据选择器的地址输入端，把8个寄存器的输出端分别连到多路数据选择器的8个数据输入端，并把多路数据选择器的16位输出端连到算术逻辑单元
45、ALU，则执行指令就可选择寄存器进行传送。第3章 组合逻辑电路2)多路数据选择器及多路数据分配器的配合应用 多路选择器可以从几个源数据中选择一个数据传送到总线上:多路数据分配器(Demultiplex，DMUX)接收从总线上传来的数据并分配给m个目标设备中的任一个，这样就可以把n个源数据及m个目标设备连接起来。在源地址数据输入信号SRCSEL及目标地址选择信号DSTSEL的控制下，就可以分时使用总线。其原理性说明框图如图3.3.31所示。第3章 组合逻辑电路图 3.3.31 MUX/DMUX分时传送接收原理图第3章 组合逻辑电路分配器(DMUX)的功能与MUX相反，如果有m个输出，则地址输入端
46、数N=lbm。多路分配器可由带使能端的二进制译码器构成;DMUX的输入端就是译码器的使能端，DMUX的地址选择端就是译码器的数据输入端。实际上，DMUX与译码器是同一个型号，如74LS139就是1位输入4输出的DMUX，译码器74LSl38就是1位输入8输出的DMUX。第3章 组合逻辑电路3)多路数据选择器用于组合电路的设计 若将多路数据选择器的地址输入端作为组合电路的输入变量，同时令多路数据选择器的数据端为组合电路的其他输入变量的适当状态(包括原变量、反变量、0和1等)，就可以在多路数据选择器的输出端产生任何形式的组合逻辑函数。同理，用具有n位地址输入的数据选择器，可以产生任何形式输入变量数
47、不大于n+1的组合逻辑函数。第3章 组合逻辑电路图 3.3.32 用74LS151实现例3.3.6第3章 组合逻辑电路 例例3.3.6 用MUX实现函数F(x，y，z)=m3(1，2，6，7)。解解 函数F(x，y，z)为3个变量的组合函数，所以可选择74LS151的MUX。这是一个八选一的MUX。把x、y、z分别连到74LS151的C、B、A地址输入端(注意连接顺序！)，并使数据输入端为D0=D3=D4=D5=0D1=D2=D6=D7=1则输出端Y的输出即为F，如图3.3.32所示。第3章 组合逻辑电路在例3.3.6设计中，考虑到变量为3，故选择了八选一的MUX来实现。但这种设计并不是最佳的
48、。因为MUX的价格是随着输入源数据的增大而提高的。如果我们选用74LS153来设计该组合逻辑电路，就可以降低成本。将逻辑函数F改写成:(3.3.17)第3章 组合逻辑电路把x、y作为74LS153的地址输入端，把z作为源数据的输入端，则有 于是，D0=z，D2=0，D3=1，其逻辑图如图3.3.33所示。(3.3.18)第3章 组合逻辑电路图 3.3.33 用74LS153实现例3.3.6第3章 组合逻辑电路这是一种利用MUX的源数据端作为被设计的逻辑函数中的一个变量的例子，从而减少了对MUX地址输入端变量数的方法。显然，这种方法(称为地址输入变量降维方式)可以有效地利用多路数据选择器。在这种
49、方式中，MUX数据输入端的输入值不仅可以是确定的1或0，也可以是输入变量的其他形式。按照上述思想，如果用多路数据选择器实现一个n变量的逻辑函数，则可以从n个变量中提取i个变量作为被选用的多路数据选择器中的地址输入变量，而将剩下的ni个变量的其他形式(包括原变量、反变量或逻辑表达式)和0、1作为MUX的2i个源数据端的输入变量，即可获得实现所要求函数的逻辑电路。第3章 组合逻辑电路例例3.3.7 用74LS153实现逻辑函数 解解 该例题为4变量的组合逻辑函数，而74LS153的地址输入端只有2个，因此必须有2个变量要作为数据输入。如把B1、B0作为地址输入，即将B1、B0分别连到74LS153
50、的B、A地址输入端(注意连接顺序！)，则原函数可以改写为第3章 组合逻辑电路将函数式与74LS153的输出表达式比较，便可得:1C0=1，1C1=A1+A0，1C2=A1，1C3=A1A0由此可得其逻辑图如图3.3.34所示。确定多路数据选择器各数据输入端Di的方法有两种。其一是用代数法，如例3.3.6中，将函数的最小项表达式改写为变量表达式(3.3.15)，然后，再与所选用的MUX输出的一般表达式进行比较，从而确定各数据输入端Di的值。其二是采用卡诺图法。下面通过一个例子说明采用卡诺图的操作过程。第3章 组合逻辑电路图 3.3.34 用74LS153实现例3.3.7第3章 组合逻辑电路例例3
