1、高速数字电路设计 及 EMC 设计 1 目 录 1. 高速数字电路设计. 5 1.1 何谓高速数字信号.5 1.2 微带线带状线的概念.5 1.2.1 微带线Microstrip.5 1.2.2 带状线Stripline.6 1.2.3 经验数据.6 1.2.4 同轴线coaxial cable.6 1.2.5 双绞线twisted-pair cable.7 1.2.6 等间隔的电容负载的影响.7 1.3 常见高速电路.8 1.3.1 ECLEmitter Coupled Logic电路.8 1.3.2 CMLCurrent Mode Logic电路 .9 1.3.3 GTLGunning T
2、ransceiver Logic电路.10 1.3.4 BTLBackplane Transceiver Logic电路 .10 1.3.5 TTLTransistor Transistor Logic电路.11 1.3.6 模数转换电路线接收器.12 1.4 常见电路匹配措施.12 1.4.1 反射.12 1.4.2 终端匹配.13 1.4.3 始端匹配.15 1.5 高速电路设计一般原则和调试方法.16 1.5.1 同步逻辑设计.16 1.5.2 了解选用器件的输入 输出结构 选用恰当的匹配电路 在考虑节省功耗 电路 又能容许的情况下可适当地引入失配.19 1.5.3 对极高速率300MH
3、z 以上的信号一般建议选用互补逻辑以降低对电源的要求.19 1.5.4 了解每一根高速信号电流的流向电流环.19 1.5.5 信号的布线电源和地层的分割是否符合微带线带状线的要求高速信号要有回路地相配不是屏蔽地.19 1.5.6 电源滤波.19 1.5.7 对很高速度的信号要估算其走线延迟.19 1.5.8 在满足速度要求的前提下尽量选用工作速率低的器件.19 1.5.9 差分线尽量靠近走线.19 1.5.10 测试方法选择有 50输入的高速示波器一般自制一个探头测量点应尽量靠近所观察的位置或者需要该信号的实际位置 一般不建议测输出端的信号波形 与实际 2 使用的位置有一定差别.19 1.5.
4、11 ringing, crosstalk, radiated noise 数字系统的三种噪声.19 1.5.12 数字信号的绝大部分能量功率谱密度集中在 fknee之内.19 1.5.13 延时FR4 PCBouter trace: 140180 ps/inch inner trace: 180 ps/inch .20 1.5.14 集总参数与分布参数系统.20 1.5.15 互感耦合电容的作用干扰.20 1.5.16 ECL 电路的上升时间下降时间的计算 .20 1.5.17 在数字系统中耦合电容引起的串扰比起互感引起的串扰要小.21 1.5.18 传输通道包括器件封装PCB 布局连接器至
5、少在 fknee的范围内要有平坦的频响 以保证信号不失真 否则信号在收端可能会遇到上升时间劣化 过冲 振铃 lump等现象.21 1.5.19 阻容负载对电流变化的作用.21 1.5.20 噪声容限noise immunity以 10H189 器件为例.22 1.5.21 地反弹ground bounce.23 1.5.22 寄生电容 Stray Capacitance 的影响对于高输入阻抗电路影响尤为严重 .23 1.5.23 示波器探针的电气模型.24 1.5.24 21:1 探针.25 1.5.25 趋肤效应skin effect在高频时导线表面附近的电流密度加大而中心部分的电流密度减小
6、 趋肤效应使得导线对高频信号的衰减增大 趋肤效应的频率与导体的材料有关.25 1.5.26 对低频信号电流流经电阻最小的路径对高频信号回流路径的电感远比其电阻重要高频电流流经电感最小的路径而非电阻最小的路径最小电感回流路径正好在信号导线的下面以减小流出和流入电流通路间的环路面积.25 1.5.27 负载电容对上升时间的影响.26 1.5.28 直流匹配和交流匹配的功耗比较.27 1.5.29 电源系统设计原则.27 1.5.30 TTL 和 ECL 的混合系统要注意.27 1.5.31 电源线上的电磁辐射防护.28 1.5.32 旁路电容的选取和安装.28 1.5.33 连接器对高速系统的影响
7、.28 1.5.34 总线.30 2电磁兼容性Electromagnetic Compatibility. 32 2.1 关于电磁兼容性的基本原理.32 2.1.1 下面的电路布局有什么问题.32 2.1.2 走线可穿过回流平面的缝隙吗No.33 2.1.3 走线的电感和电容.33 2.1.4 接地的作用.34 2.1.5 信号参考点应在何处接至基底(chassis).35 2.1.6 周期信号.36 3 2.1.7 EMC 三要素.36 2.1.8 共模和差模.38 2.1.9 减小噪声的措施.39 2.2 信号完整性减小串扰和信号畸变.39 2.2.1.39 2.2.2 屏蔽.40 2.2
8、.3 信号畸变.41 2.3 通过滤波减小直流电源噪声.41 2.3.1.42 2.3.2 If DC power planes cant be used, then lumped decoupling capacitors must be sized and placed correctly. .42 2.3.3 多层 PCB表贴电容串联电感在何处.43 2.3.4 How to distribute DC power from a single supply to both analog and digital circuits?.43 2.4 元件放置与信号层分配.44 2.5 Redu
9、cing conducted & radiated emission & susceptibility.46 2.6 电路板 EMC 准则总结.48 2.6.1 Component Placement .48 2.6.2 DC Power Distribution.48 2.6.3 Routing of Signal Output and Return Paths.49 2.6.4 Signal Integrity Reducing Crosstalk and Distortion.49 2.6.5 High Frequency Transmission Lines.50 2.6.6 Redu
10、cing Conducted and Radiated Emissions.50 4 高速数字电路及高速数字电路及 EMC 设计设计 1. 高速数字电路设计高速数字电路设计 1.1何谓高速数字信号 高速数字信号由信号的边沿速度决定一般认为上升时间小于 4 倍信号传输延迟时可视为高速信号平常讲的高频信号是针对信号频率而言的 设计开发高速电路应具备信号分析传输线模拟电路的知识 错误的概念8kHz 帧信号为低速信号 1.2微带线带状线的概念 1.2.1 微带线Microstrip wrh? t? )(100000ftpFZCPDt=)(0020ftpHCLZ=)(67. 0457. 0017. 1f
11、tnsrPDt+=)(8 . 098. 5ln41. 1870+=twhZr或)(67. 0475. 085inchpsr+特性阻抗传输延迟固有电容固有电感 5 1.2.2 带状线Stripline t wh 固有电感固有电容传输延迟特性阻抗)(017. 1ftnsrPDt=)()8 . 0(67. 04ln600+=wtwhZr)(100000ftpFZCPDt=)(0020ftpHCLZ=或)(85inchpsr 1.2.3 经验数据 对 FR-4 材料r在 4.55 之间75微带线wh50微带线w2h25微带线w3.5h75带状线w=h/850带状线w=h/3 1.2.4 同轴线coax
12、ial cable ?r?d2)(ln60120=ddZr)(85inchpsrPDt=阻抗传输延迟 d1 6 1.2.5 双绞线twisted-pair cable ?rs阻抗传输延迟)(ln21200=dsZr)(85inchpsrPDt= d1.2.6 等间隔的电容负载的影响 LcLcLcLcLcLc0ZHN个LRSRSV 传输线的有效阻抗和传输延迟将发生变化 HNCLCLZ+=0)(HNCLCLPDt+=阻抗传输延迟 对单个负载电容的情况也可以这样计算 7 1.3 常见高速电路 1.3.1 ECLEmitter Coupled Logic电路 VBB - 1.29V2ccV)2 .5(
13、vVee典型输入BAVcc2Vcc1OutOutVee典型输出 特点 非饱和逻辑克服扩散电容的影响工作速度很高 射极跟随器输出驱动能力很强 高电平 -0.88V 左右低电平 1.72V 左右 根据速度不同有 10K(包括 10H)100K(300K)100M100EL 系列器件可供选用 8 1.3.2 CMLCurrent Mode Logic电路 以 Philips 器件为例介绍其输入输出 Out100100Out典型输出5050ININ典型输入 特点 低电压摆幅200 400 mVpp干扰辐射小 输入 50阻抗 地平面作参考电压而 ECL 为-2V 信号差分传输 9 1.3.3 GTLGu
14、nning Transceiver Logic电路 典型输出Vcc偏压VoutVccVin典型输入Vref(0.8V)偏压 特点 低功耗 工作频率可达 100MHz 或 200MHz 电压摆幅小VOLmax=0.4V,VOHmin=1.2V 1.3.4 BTLBackplane Transceiver Logic电路 VccVinVref (1.4V)典型输入VoutVcc典型输出 10 特点 驱动能力强用于重负载背板 IOL=100mA 工作频率小于 75MHz 电压摆幅比 TTL 小VOLmax=1VVOHmin=2.1V 1.3.5 TTLTransistor Transistor Lo
15、gic电路 以 ABTAdvanced BiCMOS Technology为例 VinVcc典型输入Vcc典型输出 特点 驱动能力强IOH达 32mAIOL达 64mA高电平输出电阻约 30, 低电平输出电阻+ 在非理想匹配条件下可取 R1R2=1.5Z0既符合 TTL 电路的噪声容限又可节省一定的功耗 13 2交流匹配 RCZ0TTLTTLRC t r 一般取 R C 串联阻抗值比 Z0大一些以降低功耗 对于周期性不强的信号 如帧脉冲不建议使用交流匹配 1.4.2.2 ECL 电路的匹配 1单端匹配方式 1 -5.2VECL-5.2V-5.2VECLZ0R2R1 R1R2=Z0VVRRR2)
16、2 .5(211=+ (2) 单端匹配方式 2 -5.2VECL-2V-5.2VECLZ0R R=Z0 (3) 差分电路匹配 Z0RZ0ECL-5.2VR1R1ECL-5.2VCR/2R/2ECL-5.2V或者 14 R=2Z0R1要保证 ECL 输出电路的偏置电流 对差分电路而言一般要求两条信号线并行等长走线相距越近越好这时由于线间耦合电容的因素传输线阻抗的计算在把这种影响考虑进去差分电路的匹配可以采用两个独立的单端匹配方式 对于 PECL 电路匹配方式相似只是将-5.2V 换成地地换成 Vcc 即可 1.4.2.3 其它电路 对于 GTLBTL 电路由于采用的是开漏开集输出的方式因此负载电
17、阻就是匹配电阻接在相应的电源上即可GTL 电路是一种基于 50阻抗的设计匹配时要结合信号幅度偏置电压耗合方式等综合考虑没有统一规则 1.4.3 始端匹配 1 TTL 电路 Z0RTTLTTL 一般取 R 略小于 Z0由于在终端有一次全反射L=1在始端的 信号波形边沿有一个台阶一般不要取这点的信号来设计电路 2 ECL 电路 R-5.2VECL-5.2VECLZ0-5.2VR1 R1 5.23Z0 + 7R 6.23Z0 R1 3其它电路 不推荐使用始端匹配 15 1.5 高速电路设计一般原则和调试方法 1.5.1 同步逻辑设计 高速电路的最优设计尽量利用一个同步系统时钟产生各种逻辑尽量避免依赖
18、于时延来设计系统避免采用异步逻辑 1.5.1.1 复接电路举例 8:1 的同步复接器 D0 D1 D2 D3 D4 D5 D6 D7 D7 D6 D5 D4 D3 D2 D1 D0In:Out: 设计思路 同步 load 同步移位 复接时钟高速D QLOAD CKD70Q70load每个低速数据周期内 load 信号有效一次Q0复接时钟复接码流D QQ1D QQ2D QQ3D QQ4D QQ5D QQ6D QQ7D Q 16 根据上述思路可以构成下面的基本单元 QnDnCKQn-1LOADD QQn-1 QnDnLOAD CK或将 8 个这样的功能单元首尾串接就可以实现同步复接功能 C KLO
19、 A DD0Qn-1 QnDnLO A D D1Qn-1 QnDnLO A D D2Qn-1 QnDnLO A D D6Qn-1 QnDnLO A D D7Qn-1 QnDnLO A D 注意 LOAD 信号必须由复接时钟产生 LOAD 信号为 1/8 占空比的脉冲信号 不建议用复接时钟下降沿产生 LOAD 信号 利用分频器的触发器固有延迟和二选一组合逻辑的延迟即可保 证复接电路的时序正常 LOADCKD70 1.5.1.2 分接电路举例 14 的同步分接器 In:Out: D7 D6 D5 D4 D3 D2 D1 D0 D7 D3 D6 D2 D5 D1 D4 D0 17 设计思路 同步移位
20、 同步分接 Q30CECKD QCEoutCKDinQ3Q2D QQ1D QQ0D QD Q 注意 所有的电路定时移位分接均由同一高速时钟 CK 产生或控 制 CE时钟使能与复接电路的 LOAD 信号类似为 1/4 占空比的 脉冲信号 不建议使用时钟信号的下降沿 DinCECK D7 D6 D5 D4 D3 D2 D1 D0DCKCED Q 很多器件都可提供 CE 功能若没有可自行产生1.5.1.3 组合逻辑 影响时序的一个重要因素 18 1.5.2 了解选用器件的输入输出结构选用恰当的匹配电路在考虑节省功耗电路又能容许的情况下可适当地引入失配 1.5.3 对极高速率300MHz 以上的信号一
21、般建议选用互补逻辑以降低对电源的要求 1.5.4 了解每一根高速信号电流的流向电流环 1.5.5 信号的布线电源和地层的分割是否符合微带线带状线的要求高速信号要有回路地相配不是屏蔽地 1.5.6 电源滤波 1.5.7 对很高速度的信号要估算其走线延迟 1.5.8 在满足速度要求的前提下尽量选用工作速率低的器件 1.5.9 差分线尽量靠近走线 终端匹配元件一定要放在最靠近传输线末端的地方 集总参数电路增加阻尼降低 Q 值可防止振荡 1.5.10 测试方法选择有 50输入的高速示波器一般自制一个探头测量点应尽量靠近所观察的位置或者需要该信号的实际位置一般不建议测输出端的信号波形与实际使用的位置有一
22、定差别 1.5.11 ringing, crosstalk, radiated noise 数字系统的三种噪声 1.5.12 数字信号的绝大部分能量功率谱密度集中在 fknee之内 fknee rt5 . 0= ( tr: 10%90%上升时间) 因此电路在超过 fknee的频率范围对数字信号的影响甚小在低于 fknee的范围要求电路有平坦的响应以保证理想的波形 19 1.5.13 延时 FR4 PCB outer trace: 140180 ps/inch inner trace: 180 ps/inch 1.5.14 集总参数与分布参数系统 上升沿长度 )(延时Dtr=l 线长小于 1/6
23、 上升沿长度时视为集总参数系统否则为分布参数系统 1.5.15 互感耦合电容的作用干扰 dtdILVdtdVcIMMMM=, +-I(t)VMCM 1.5.16 ECL 电路的上升时间下降时间的计算 VCCREVT7RPDCLVHI90%10%VLOtrt tr = 2.2RECL RE等效射极串联电阻7CL负载电容 20 VTRPDCLVHIVLOtftVT )9 . 011 . 01ln(KKCRtLPDf= THILOHIVVVVK= VT = -5.2V 时tf = 0.164RPDCL VT = -2V 时tf = 0.987RPDCL 1.5.17 在数字系统中耦合电容引起的串扰比
24、起互感引起的串扰要小 1.5.18 传输通道包括器件封装PCB 布局连接器至少在 fknee的范围内要有平坦的频响以保证信号不失真否则信号在收端可能会遇到上升时间劣化过冲振铃lump 等现象 1.5.19 阻容负载对电流变化的作用 I(t)CR+-V(t) dttdVCRtVtI)()()(+= 22)()(1)(dttdVCdttdVRdttdI+= 电阻上 RtVdttdIr1)(max= 电容上 CtVdttdIr2max52. 1)(= 互感串扰中电流的影响反比于上升时间 tr 21 例TTL 驱动 50pF 负载设V=3.7V, tr=2ns, sAdtdI/100 . 77= EC
25、L 驱动 50负载设 V=1V, tr=0.7ns, sAdtdI/108 . 27= 1.5.20 噪声容限noise immunity以 10H189 器件为例 ?lower marginVILmax本级门输入不确定范围实际全容限安全转换区在 VILmax与 VIHmin之间输入电压输出电压VOHmax-0.81VOHmin-0.98VIHmin-1.13VILmax-1.48VOLmax-1.63VOLmin-1.95后级门不确定范围VIHmin upper margin为什么需要容限容限是为了补偿数字信号在实际系统中不够理想的传输和接收若没有适当的容限系统在下述信号畸变的场合将不能工作
26、 1直流电流在不同器件的地间形成电位差因此发送接收器件的参考地有电位差 2高速回流电流在地通道的电感上产生压降引起器件间电位差 3邻线上的信号通过电容耦合或互感引入串扰叠加到接收信号上 4振铃反射长线使信号畸变 5某些器件的阈值电压是温度的函数 对高速系统24 项表现尤为突出 22 噪声容限 =VVVVOLOHIHOHminmaxminVVVVOLOHOLILminmaxmax或 对 10KH 器件为 17.8对 74AS 器件为 9.1可见 ECL 比 TTL 器件有更好的噪声容限 1.5.21 地反弹ground bounce CIdischargeLGND?+?AB?VinVccVGND
27、+ IedischGNDGNDdtdLVarg= 由于输出的开关引起的内部地参考电压的偏移称为地反弹地反弹电压 VGND和输出电压相比较小因此对发送信号影响不大主要影响接收相当于叠加在输入信号上的一个噪声信号若有多个输出同时开关则噪声电压将增加若干倍 几种封装的引线电感 14pin DIP68pin DIP68pin PLCCWire bonded to hybrid substrate8nH35nH7nH0.1nH 减小地反弹的办法降低开关速度封装时增加地引线对功率级另 外分配电源脚对输入电路分配一个地参考引脚差分输入 1.5.22 寄生电容 Stray Capacitance 的影响对于高
28、输入阻抗电路影响尤为严重 相邻管脚间电容PIP144pFPLCC687pF 23 1.5.23 示波器探针的电气模型 IRS -+探针输入电容电阻L10M10pFVRSI去示波器L 为地环路电感 LCtr4 . 3= RSCLQ/=(RS太小时会引起频响曲线出现尖峰) Q=116过冲Q244过冲Q0.5无过冲指阶跃响应 地环的影响上升时间加长拾取寄生信号互感 PCBIC 实际上升时间22)2 . 2(+=rtrattr信号上升时间测量电路时间常数 24 1.5.24 21:1 探针 501KI环路电感为 LBNC (tr=0.013ns)10502 . 22 . 2LRLtr=示波器 50终端
29、由于增加了 1K输入电阻上升时间减小加大电阻时会为得更小其受到的限制是电阻上的旁路电容在高频时会引入不必要的功率至同轴线解决办法是采用下面的网络获得平坦的频响商用示波器探头采用这一技术 1.5.25 趋肤效应skin effect在高频时导线表面附近的电流密度加大而中心部分的电流密度减小趋肤效应使得导线对高频信号的衰减增大趋肤效应的频率与导体的材料有关 1.5.26 对低频信号电流流经电阻最小的路径对高频信号回流路径的电感远比其电阻重要高频电流流经电感最小的路径而非电阻最小的路径最小电感回流路径正好在信号导线的下面以减小流出和流入电流通路间的环路面积 负载高频低频H回流密度信号线截面地D 20
30、)(11)(HDHIDi+=回流电流密度 25 ?HD? 2)/(1HDK+串扰K 取决于信号上升时间和干扰段长度这里讲到的干扰指互感引起的磁干扰电容耦合引起的干扰可忽略 1.5.27 负载电容对上升时间的影响 ABZ0R1C 阻抗匹配时 R1Z0RC 时间常数为CZ20C 为输入寄生电容RC 滤波器的上升时间为CZCZ0011 . 122 . 2=tB 点的信号上升时间为 212tttrB+= 但若减小传输线的长度时在 B 点所观察到的线阻抗将降低这样会使得 B点的信号上升速度加快 R1Z0Z0C 对源端匹配的情形RC 时间常数为 Z0C上升时间 t1=2.2Z0C因此上升速度比终端匹配要慢
31、源端匹配由于可做到 0 反射系数因此可获得一个平坦的频响 26 1.5.28 直流匹配和交流匹配的功耗比较 R3=2Z0R2=2Z0VCCVCCZ0R1=Z0+-V1VCCZ0 如果驱动信号高低电平的时间大致相等DCbalanced那么电容 C 上的平均电压处于高低电平中间负载功耗 020214)()2/(ZVZVPR= 而对于直流匹配 02322)(ZVPRR=+ 额外消耗的功率直接从 Vcc经过 R2R3流到地 1.5.29 电源系统设计原则 1芯片间使用低阻抗地连接通常是地平面 2不同芯片的电源脚间的阻抗也应尽量小 3电源和地之间应当有低阻抗通路旁路电容或平面间的电容 dACrplane
32、225. 0= (A: inch2, d: inch, C: pF) 1.5.30 TTL 和 ECL 的混合系统要注意 1 使 TTL 信号和 ECL 信号线相距一定距离 至少 8 倍于线离地平面的高度 27 减小直接串扰 2若使用5V 于 TTL-5.2V 于 ECL一定要加一个地平面这样 TTL 噪声泄漏到 ECL 系统的机会就很小 3若使用+5V 于 TTL 和 ECL这不是 ECL 电路的最优工作电压但可以工作最好将+5V 平面非地平面一分为二使 PCB 分割为 TTL 和 ECL 的不同区域进入板内的电源应在 TTL 侧注意不要有长线穿越两个+5V 区域的边界在两个+5V 平面用电
33、流容量足够大的 1H 电感串接这可以减小TTL 噪声进入 ECL 系统 4两部分间用差分信号传输可获得最大可靠性 1.5.31 电源线上的电磁辐射防护 1用旁路电容限制电路板上交流电流的泄漏 2在电源线上串接共模扼流圈common mode choke以抑制流经线中的共模电流 3布线靠近减小磁辐射面积 4将电源线用金属屏蔽体盖住其每端都接至底座地chassis ground 1.5.32 旁路电容的选取和安装 每个电容都包含一个寄生串联电感称为 lead inductance, package inductance或者 mounting inductance每个电容还包含一个寄生串联电阻称为等
34、效串联电阻 ESRequivalent series resistance 0805 封装的电感比 1206 线电感小1206 大概在 1nH 左右 安装表贴电容时使用大的过孔或多个过孔且过孔到电容间的连线应尽量短粗 1.5.33 连接器对高速系统的影响 互感引起串扰 串联电感减缓信号的传播产生电磁干扰EMI 28 寄生电容减缓信号传播 互感的影响 唯一的板间地连接通路 Z通路 Y通路 Xabc?H 由于电流通路 XYZ 混叠overlapX 通路的磁场会在 YZ 通路感应出噪声电压连接器 Pin 间的寄生电容也会引入噪声但比起互感引入的噪声要小在输出端用 RC 电路可减小上升时间抑制噪声而在
35、接收侧放电容驱动器开关时会增加流过连接器的浪涌电容Surge Current情况反而变糟 2/ln08. 5ln08. 5,DbHacHLYX+= a信号 X 与 Y 间距 b信号 Y 与地线间距 c信号 X 与地线间距 D连接器 PIN 直径 H连接器 PIN 长度 LX YXY 间环路互感nH 方程中第二项地线项较大不难看出减小 XY 与地线间距有助于减小互感对于多个地回路的情形 G1G2BDAC 29 这里有两个信号环路 G1 G2 流经连接器 D 的高速回流信号取决于两个环的电感之比 LLGGD21的电流回流流经 而在低频的情况下回流取决于环路间的电阻之比一般而言环路 G1 比G2 小
36、得多所以流经 D 的电流占很小的比例但即使对小面积的环路也会面临辐射的问题 在 30MHz 以上 FCC 和 VDE 对辐射的限制为 100V/m 在离设备 3m 处测得 mVtFIAErCLOCKp/10104 . 14183KHz电抗电阻 自感随环路面积的增加而增加 L1L2L2L1(长度相等的两段线) 对 f10KHz电流流经的路径为最小阻抗最小电抗最小电感最小环路 32 10MHz 时钟同轴电缆大环小环I时钟ICviavia背面为地平面这是回流通道No 2.1.2 走线可穿过回流平面的缝隙吗No 时钟ICviavia地平面 2.1.3 走线的电感和电容 CCLLI平行线LC=常数等效电
37、路 为什么导线对电感最大 对电路板走线自感线长 lws线宽间距log 33 SLW 2.1.4 接地的作用 为人员和设备的安全提供一个信号电压参考 每个电流需要一个回流通道而不是一个地信号地信号回流 回流 这是单点接地吗 +5VGND+15VIC单点地 这里的单点接地有没有问题 IC1GNDIC1GNDIC1GND单点接地 34 VV地参考Z1Z2Z3ZL错误的接地点DCSVVZ2Z3Z4ZL正确接地点DCS地参考 2.1.5 信号参考点应在何处接至基底(chassis) 接地ESDEM RADVCM 接地的作用降低输出线上的共模电压 VCM 减小对 ESD 的敏感susceptibility
38、 减小电磁辐射 35 2.1.6 周期信号 A0.5AtRtP周期信号lgAlgf1/tp1/tR频谱包络 20dB/decade 40dB/decade 最大脉冲频率Rtf1max=或 20基频 tR=1ns, fmax=318MHz 尺寸/20 集总电路 分布电路 不需匹配 可能要匹配 不要控制 Z0 需控制 Z0 EM 辐射小 可能有 EM 辐射 2.1.7 EMC 三要素 2.1.7.1 干扰源能量耦合机理敏感系统 2.1.7.2 耦合机理 传导连线电源线共用线 电场电容耦合近场 磁场互感耦合近场 电磁场辐射远场 36 ? 传导耦合 IC#2IC#1 ? 磁耦合开关电流与环路间互感引起
39、 ?M ? 电容耦合由开关电压耦合电容高阻电路引起 CZsZL ? EM 辐射由高频源和天线引起 PCBRF源ICMEM.RAD电缆天线 2.1.7.3 减小电磁辐射的措施 ? 减小 RF 源强度高速信号差模滤波 ? 减小天线上的共模电流减小 DM 向 CM 的转化 ? 减小天线长度 RF源RF源线线线 37 后者比前者辐射大应使 RF 源位于天线末端 ? 使所有金属结构在同一 RF 电压 n半波长电路电缆长度时辐射最强 2.1.8 共模和差模 ICMIDM共模电流辐射大差模电流辐射小共模磁通外侧最大差模磁通内侧最大 通过阻抗平衡可减小 CM 能量向 DM 能量的转化 ZsZLVDM+-+-V
40、CMZs/2Zs/2ZL/2ZL/2+-VDM=0VCM+- 模式选择滤波器差模穿通共模阻塞 ferrite sleeve在谐振频率点作用较明显非谐振点不明显 幅度选择滤波器 非线性元件二极管或变阻器 负载阻抗决定的串联或旁路滤波器 ZseriesZshuntZloadZload 很大时选 ZshuntZload 38 电感电容的变化 频率增加 旁路滤波元件的选取 M磁通两线入-出间有较大互感四线减小了互感 2.1.9 减小噪声的措施 minimize bandwidth (filtering); use layout to provide self shielding; use balanc
41、ed circuits (ex. diff. receivers) 2.2 信号完整性减小串扰和信号畸变 2.2.1 IC1IC2067MRV7GND 地反弹是一个 IR 还是 MdI/dt 的问题 39 2.2.2 屏蔽 poorexternal magnetic fluxno external fluxexcellent 一般规则Self shielding occurs when the return current is allowed to surround the outgoing current. poorbetterexcellent 减小串扰的截面和导线布局 12fair(m
42、icrostrip)12much better(stripline)12best 将屏蔽导线用作信号回流线 IC#1IC#2高速线屏蔽线 绞线对减小互感 L1L2I3L1L2M13M23 40 磁屏蔽 shuntingchange flux path with a high material reflectioncreate opposing flux with eddy currents eddy currentopposingfluxappliedfluxscope屏蔽材料 2.2.3 信号畸变 信号畸变的形状可能包含了问题的原因 Ringing indicates excessive i
43、nductance. Rounding indicates excessive capacitance. sourcecableloadpulseinputRLCRLassume RL= ringingunderdampedLR2C/4 roundingoverdampedC4L/R2 例R=10, C=20PF则 L0.5nH 引起振铃 高速传输线概念 electrically long means length /20 or propagation delay tr/4 例1ns 上升时间则线长大于 5cm 时需要匹配 2.3 通过滤波减小直流电源噪声 EMC for a PCB is m
44、ost affected by the Z0 of the DC power bus. 41 2.3.1 LLCCC, good filtering;L0, reduced emissionandsuscaptibility.LC=Const CLZ/0= Z0100, unacceptable. DW CLZ/0=WD, LD/W(H/m), CW/D(F/m)Z0377D/W)(/rr 2.3.2 If DC power planes cant be used, then lumped decoupling capacitors must be sized and placed corre
45、ctly. ICVCLIICC1C2L2L1 max/max/minVtIVQC= Cmax: fser.res.fmax, trLC121 一般规则 maximize the distributed capacitance in the DC power bus. minimize the series inductance of lumped decoupling capacitors. 42 2.3.3 多层 PCB表贴电容串联电感在何处 ICpadtraceCviaviasignalpowerreturnsignal Preferred location for decoupling
46、capacitor: on the silicon chip; inside the IC package; directly above or below the IC package; built into the DC power & return planes; on the surface of the circuit board. PCB DC power bus decoupling frequency and path of various currents: DCKHzMHzGHz10F100nF1nF100pFDC powerdecouplingcapacitance lo
47、ad 2.3.4 How to distribute DC power from a single supply to both analog and digital circuits? 1. use only low impedance bus?(one power and one return plane). 2. use two separate low impedance buses? (two power and two return planes) 3. use one shared return plane and two separate +VDC distribution p
48、lanes or traces? 43 +VDC plane with Z01an isolatedsection of +VDCplane to powernoise sourceresistiveferrite beaddivided power planeonecontinuous return plane+VDC plane divided for MHz isolation 2.4 元件放置与信号层分配 模拟数字混合 PCB 布局 D signalA signal+5VDC+VD returnA returnD signalA signal-V+V-V 元件布放原则 Laterall
49、y segregate components by the DC Voltage they use. Do not allow different DC voltage planes(+5 & 15) to overlap. Components using multiple DC voltages (ex.A/D) must straddle the boundary between different voltage areas. Keep all connectors on the same edge of the board. 44 RTN+5VRTNRTN+15V-15VA.outA
50、.inDI/OD/AA/DAMPDigital+5VDCarea15VDCareaAnalog Can low level and high level circuits share a common current return plane? Yes, but their currents and magnetic fields must not overlap. mAAmps 对 f10kHz将低电流和高电流的回流通道隔开 A/Danalogreturnplanedigitalreturnplaneanalog indigital outGND 为什么数字输出会振铃 多层 PCB 的分层安
