1、第4章 时序逻辑电路第 4 章 时序逻辑电路4.1 时序逻辑电路的结构和特时序逻辑电路的结构和特点点4.2 触发触发器器4.3 时序逻辑电路的分时序逻辑电路的分析析4.4 时序逻辑电路的设计时序逻辑电路的设计习题习题第4章 时序逻辑电路本章首先介绍了时序逻辑电路的基本结构和特点，接着介绍时序逻辑电路中常用的基本逻辑单元触发器，包括触发器的电路结构和动作特点、触发器的逻辑功能和分类以及不同逻辑功能触发器间的转换，然后讲述了时序逻辑电路的分析方法和设计方法。第4章 时序逻辑电路4.1 时序逻辑电路的结构和特点时序逻辑电路的结构和特点在第 3 章我们知道，所有的组合逻辑电路都有一个共同的特点:电路任
2、一时刻的输出仅取决于当时电路的输入，与电路以前的输入和状态无关。在本章中，我们将要讨论另一种类型的逻辑电路时序逻辑电路(简称时序电路)。在时序逻辑电路中，电路的输出不仅取决于当时电路的输入，还与以前电路的输入和状态有关，也就是说，时序逻辑电路具有记忆功能。第4章 时序逻辑电路时序逻辑电路的结构框图如图4-1 所示。由图中可以看出，一个时序逻辑电路通常由组合逻辑电路和存储电路两部分组成。其中，存储电路由触发器构成，是必不可少的。图中的 Xi(i=1，m)是电路的输入信号;Y i(i=1，k)是电路的输出信号;Wi(i=1，p)是存储电路的输入信号(亦称驱动信号或激励信号);Qi(i=1，r)是存
3、储电路的输出信号(亦称时序电路的状态信号)。这些逻辑信号之间的关系可用式(4.1.1)(4.1.3)三组方程来描述:第4章 时序逻辑电路其中，式(4.1.1)称为输出方程;式(4.1.2)称为驱动方程或激励方程;式(4.1.3)称为状态方程;Qni称为第 i 个触发器的现态;Qn+1i称为第 i 个触发器的次态。第4章 时序逻辑电路图 4-1 时序逻辑电路的结构框图第4章 时序逻辑电路按照存储电路中触发器状态变化的特点，时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，所有触发器都受同一时钟信号控制，触发器的状态变化是同步进行的。在异步时序逻辑电路中，并非所有触发器都受
4、同一时钟信号控制，因此触发器的状态变化不是同步进行的。按照电路输出信号的特点，时序逻辑电路分为 Mealy 型电路和 Moore 型电路两种。在Mealy 型电路中，输出不仅取决于电路的状态，还与电路的输入有关。在Moore 型电路中，输出仅仅取决于电路的状态，与电路的输入无关。第4章 时序逻辑电路4.2 触触 发发 器器触发器是时序逻辑电路中的基本单元电路，它具有两个稳定的状态，这两个状态分别称为 0 状态和 1 状态。只要外加信号不变，触发器的状态就不会发生变化，这就是它的存储功能。只有当外加信号变化时，触发器的状态才可能发生变化。在分析触发器的状态变化时，将外加信号变化之前触发器的状态称
5、为现态，用 Qn表示;将外加信号变化之后触发器的状态称为次态，用 Qn+1 表示。触发器的Q 输出端为 0 时称为 0 状态，为 1 时称为 1 状态。第4章 时序逻辑电路在分析触发器的状态变化时，将外加信号变化之前触发器的状态称为现态，用 Qn表示;将外加信号变化之后触发器的状态称为次态，用 Qn+1 表示。触发器的Q 输出端为 0 时称为 0 状态，为 1 时称为 1 状态。4.2.1 触发器的电路结构和动作特点触发器的电路结构和动作特点按照电路结构形式的不同，可以将触发器分为基本触发器、同步触发器、主从触发器和边沿触发器等。第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路图
6、4-2 由与非门构成的基本 RS 触发器(a)电路图;(b)逻辑符号第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路以上分析结果可用表 4-1 表示，表中反映了触发器的次态和输入信号以及现态之间的关系，称为触发器的特性表(或功能表)。表中的 表示约束。由表 4-1 可以写出如下方程:上述方程描述了基本 RS 触发器的次态和输入信号以及现态之间的逻辑关系，称为基本 RS 触发器的特性方程。第4章 时序逻辑电路分析结果表明，该触发器具有保持、置 0、置 1 三种逻辑功能，两个输入端必须满足约束条件 RS=0。基本触发器的动作特点:在基本 RS 触发器电路中，由于不存
7、在控制信号，且输入信号是直接加到与非门 G1 和 G 2 的输入端的，因此 S 或 R 发生变化，都可能导致触发器的输出状态跟着发生变化。这一特性称为直接控制，S 称为直接置位端，R 称为直接复位端。图 4-3 所示的时序图反映了由与非门构成的基本 RS 触发器在接收不同的输入信号时，状态的变化情况。第4章 时序逻辑电路图 4-3 由与非门构成的基本 RS 触发器的时序图第4章 时序逻辑电路第4章 时序逻辑电路图 4-4 由或非门构成的基本 RS 触发器(a)电路图;(b)逻辑符号第4章 时序逻辑电路由或非门构成的基本 RS 触发器的时序图如图 4-5 所示。图 4-5 由或非门构成的基本 R
8、S 触发器的时序图第4章 时序逻辑电路 2.同步同步 RS 触发器触发器同步 RS 触发器是在基本 RS 触发器的基础上增加一个时钟控制端构成的，其目的是提高触发器的抗干扰能力，同时使多个触发器能够在一个控制信号的作用下同步工作。图4-6(a)所示是一个由与非门组成的同步 RS 触发器，图 4-6(b)所示是它的逻辑符号。第4章 时序逻辑电路图 4-6第4章 时序逻辑电路第4章 时序逻辑电路表 4-2 所示为同步 RS 触发器的特性表。同步 RS 触发器的特性方程如下:第4章 时序逻辑电路第4章 时序逻辑电路图 4-7 所示的时序图反映了由与非门构成的同步 RS 触发器在 CP 信号的控制下，
9、接收不同输入信号时状态的变化情况。图 4-7 由与非门构成的同步 RS 触发器的时序图第4章 时序逻辑电路无论是基本 RS 触发器还是同步 RS 触发器，R 和 S 都要满足约束条件 RS=0。为了避免 R 和S 同时为 1 的情况出现，可以在 R 和 S 之间连接一个非门，使 R 和 S 互反。这样，除了时钟控制端之外，触发器只有一个输入信号，通常表示为 D，这种触发器称为 D 触发器。图 4-8(a)所示是一个由与非门组成的同步 D 触发器;图 4 8(b)所示是它的逻辑符号;表 43 所示是它的特性表。它的特性方程如下:第4章 时序逻辑电路图 4-8第4章 时序逻辑电路第4章 时序逻辑电
10、路由表 4-3 可以看出:当 CP=0 时，无论输入是 0 还是 1，触发器的状态都不会改变，次态等于现态。当 CP=1 时，0 输入使触发器的次态为 0，称为置 0;1 输入使触发器的次态为 1，称为置 1。可见，D 触发器具有置 0 和置 1 两种逻辑功能。图 4-9 所示的时序图反映了同步 D触发器在 CP 信号的控制下，接收不同输入信号时状态的变化情况。第4章 时序逻辑电路图 4-9 同步 D 触发器的时序图第4章 时序逻辑电路同步触发器又称电平控制触发器或门控触发器。同步触发器的动作特点:当时钟控制信号为某一种电平值时(在上述同步电路中，CP=1 时)，输入信号能影响触发器的输出状态
11、，此时称为时钟控制信号有效;而当时钟控制信号为另外一种电平值时(在上述同步电路中，CP=0 时)，输入信号不会影响触发器的输出，其状态保持不变，此时称时钟信号无效。在时钟控制信号整个有效电平期间，如果同步触发器输入信号发生多次变化，则触发器的状态也可能发生多次变化，因此，触发器容易受到这期间出现的干扰信号的影响。为了进一步提高抗干扰能力，在同步触发器的基础上设计出了主从结构的触发器。第4章 时序逻辑电路 3.主从触发器主从触发器主从触发器由两个时钟信号相反的同步触发器相连而成。图 4-10(a)所示是一个主从 RS 触发器电路，图 4-10(b)所示是它的逻辑符号。在图 4-10 所示的 RS
12、 触发器电路中，与非门 G1、G 2、G 3 和 G 4 组成从同步 RS 触发器;与非门 G5、G 6、G 7 和 G 8 组成主同步 RS 触发器;非门 G 9 使从同步 RS 触发器的时钟控制信号和主同步 RS 触发器的时钟控制信号相反。第4章 时序逻辑电路图 4-10第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路主从 RS 触发器的特性表如表 4-4 所示。它的特性方程如下:第4章 时序逻辑电路第4章 时序逻辑电路图 4-11 所示为主从 RS 触发器的时序图。从时序图中可以看出，只有在 CP 的下降沿到来时，触发器的状态才可能发生变化。图中，在第一个 CP=1 期间，R
13、 和 S 发生了多次变化，主触发器的状态也发生过多次变化。从上面的分析中我们可以看到，只有在时钟控制信号 CP 有效时，输入信号 R 和 S 才可能影响触发器的状态，当时钟控制信号 CP 无效时，输入信号 R 和 S 对触发器不起作用。R 和 S 受 CP 的同步控制，因此叫做同步输入端。除了同步输入端之外，触发器一般还有异步输入端，它们不受时钟控制信号 CP 的控制。用异步输入端可随时给触发器设置所需的状态。第4章 时序逻辑电路图 4-11 主从 RS 触发器的时序图第4章 时序逻辑电路第4章 时序逻辑电路图 4-12 带异步输入端的主从 RS 触发器(a)电路图;(b)逻辑符号第4章 时序
14、逻辑电路图 4-13 带异步输入端主从 RS 触发器的时序图第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路图 4-14 主从 JK 触发器(a)电路图;(b)逻辑符号第4章 时序逻辑电路主从 JK 触发器的特性表如表 4-5 所示。从表中可以看出，在 CP 的下降沿到来时，如果 J=0、K=0，则触发器保持原来的状态不变;如果 J=0、K=1，则触发器置 0;如果J=1、K=0，则触发器置 1;如果 J=1、K=1，则触发器的次态和现态相反，称为翻转。因此，JK 触发器有四种不同的逻辑功能:保持、置 0、置 1 和翻转。第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路
15、第4章 时序逻辑电路图 4-16 主从 JK 触发器一次变化的时序图第4章 时序逻辑电路把 JK 触发器的 J 端和 K 端连接在一起并用 T 表示，就得到 T 触发器，如图 4-17(a)所示，图 4-17(b)为它的逻辑符号。表 4-6 所示是 T 触发器的特性表。它的特性方程如下:第4章 时序逻辑电路图 4-17 主从 T 触发器(a)电路图;(b)逻辑符号第4章 时序逻辑电路第4章 时序逻辑电路从表 4-6 中可以看出，T 触发器有两种逻辑功能:保持和翻转。当 T=0 时，触发器的状态保持不变;当 T=1 时，触发器的状态翻转。图 4-18 所示的时序图描述了 T 触发器接收信号时状态
16、变化的情况。第4章 时序逻辑电路图 4-18 T 触发器的时序图第4章 时序逻辑电路主从触发器的动作特点:主从触发器的状态变化分两步进行，第一步，在主触发器的时钟控制信号有效期间，输入信号影响主触发器的状态，此时从触发器的状态不会发生变化;第二步，在主触发器的时钟控制信号由有效变为无效而从触发器的时钟控制信号由无效变为有效时，从触发器的状态根据主触发器的状态而变化。在主触发器的时钟控制信号有效期间，如果输入信号发生过变化，则在时钟控制信号的有效边沿到来时，从触发器的状态不一定按照此时刻的输入信号来确定。第4章 时序逻辑电路4.边沿触发器边沿触发器为了进一步提高可靠性，增强抗干扰能力，克服主从触
17、发器存在的缺点，人们设计了边沿触发器。边沿触发器也是边沿动作的触发器。图 4-19 为边沿触发器的逻辑符号。第4章 时序逻辑电路图 4-19 为边沿触发器的逻辑符号第4章 时序逻辑电路边沿触发器的动作特点:触发器输出的次态仅仅取决于现态和动作边沿(CP 的上升沿或下降沿)时的输入信号，在这之前的输入信号变化对触发器输出的次态无影响，从而提高了可靠性，增强了抗干扰能力。图 4-20 所示的时序图描述了在相同的 CP、J、K 以及起始状态下，下降沿动作的主从 JK 触发器和边沿 JK 触发器的输出波形。从图中可以看出，这两种不同结构的触发器具有不同的动作特点。第4章 时序逻辑电路图 4-20 下降
18、沿动作的主从 JK 触发器和边沿 JK 触发器的时序图对比第4章 时序逻辑电路4.2.2 触发器的逻辑功能和分类触发器的逻辑功能和分类从逻辑功能，亦即从触发器次态和现态以及输入信号之间的关系上，可以将触发器分为 RS 触发器、D 触发器、JK 触发器、T 触发器等几种类型。描述触发器逻辑功能的常用方式有:特性方程、特性表、驱动表、状态转换图、时序图。驱动表(又称激励表)用表格的形式来描述触发器从一个现态转变为另一个次态时所需的驱动信号。状态转换图则用图形来描述触发器的转换和相应驱动信号的关系。时序图反映了时钟控制信号、输入信号、触发器状态变化的时间对应关系。第4章 时序逻辑电路 1.RS 触发
19、器触发器RS 触发器具有三种逻辑功能:保持、置 0、置 1。当 S=0，R=0 时，为保持功能;当 S=0，R=1 时，为置 0 功能;当 S=1，R=0 时，为置 1 功能。另外，S 和 R 存在约束条件 RS=0。RS 触发器的特性方程如下:第4章 时序逻辑电路 RS 触发器的特性表如表 4-7 所示。表 4-8 所示是 RS 触发器的驱动表。RS 触发器的状态转换图如图 4-21 所示。第4章 时序逻辑电路表表 4-7 RS 触发器的特性触发器的特性表表R S QnQn+1逻辑功能第4章 时序逻辑电路表 4-8 RS 触发器的驱动表第4章 时序逻辑电路图 4-21 RS 触发器的状态转换
20、图第4章 时序逻辑电路需要注意的是:触发器的特性表、驱动表、状态转换图都是在时钟有效这一前提下才有意义的。在表 4-7 所示的 RS 触发器特性表中，“”表示约束。在表 4-8 所示的 RS 触发器驱动表和图 4-21 所示的 RS 触发器状态转换图中，“”表示可 0 可 1。第4章 时序逻辑电路 2.D 触发器触发器D 触发器具有两种逻辑功能:置 0、置 1。当D=0 时，为置 0 功能;当 D=1 时，为置 1 功能。D 触发器的特性方程如下:D 触发器的特性表、驱动表、状态转换图分别如表 4-9、表 4-10、图 4-22 所示。第4章 时序逻辑电路表 4-9 D 触发器的特性表第4章
21、时序逻辑电路第4章 时序逻辑电路图 4-22 D 触发器的状态转换图第4章 时序逻辑电路 3.JK 触发器触发器JK 触发器具有四种逻辑功能:保持、置 0、置 1 和翻转。当 J=0，K=0 时，为保持功能;当J=0，K=1 时，为置 0 功能;当 J=1，K=0 时，为置 1 功能;当 J=1，K=1 时，为翻转功能。JK 触发器的特性方程如下:第4章 时序逻辑电路 JK 触发器的特性表如表 4-11 所示。表4-12 所示是 JK 触发器的驱动表。JK 触发器的状态转换图如图 4-23 所示。表表 4-11 JK 触发器的特性表触发器的特性表第4章 时序逻辑电路第4章 时序逻辑电路图 4-
22、23 JK 触发器的状态转换图第4章 时序逻辑电路4.T 触发器触发器T 触发器具有两种逻辑功能:保持和翻转。当 T=0 时，为保持功能;当 T=1 时，为翻转功能。T 触发器的特性方程如下:T 触发器的特性表、驱动表、状态转换图分别如表 4-13、表 4-14、图 4-24 所示。第4章 时序逻辑电路第4章 时序逻辑电路图 4-24 T 触发器的状态转换图第4章 时序逻辑电路如果将 T 触发器的 T 输入端固定接电源(逻辑 1)，则此时的触发器只有翻转这一种逻辑功能，称为 T 触发器。T 触发器的特性方程为第4章 时序逻辑电路4.2.3 不同逻辑功能触发器间的转换不同逻辑功能触发器间的转换上
23、一节介绍了几种逻辑功能不同的触发器，最常见的有 D 触发器和 JK 触发器。不同逻辑功能触发器间的转换就是在已有触发器的基础上，通过增加附加转换电路，使之转变成另一种类型的触发器。触发器转换的结构示意图如图 4-25 所示。触发器转换常用的方法有公式法和图表法两种。第4章 时序逻辑电路图 4-25 触发器转换的结构示意图第4章 时序逻辑电路公式法的转换步骤:(1)写出已有触发器和期待有的触发器的特性方程;(2)将期待有的触发器的特性方程变换成已有触发器特性方程的形式;(3)比较两个触发器的特性方程，求出转换电路的逻辑表达式;(4)画出逻辑电路图。第4章 时序逻辑电路图表法的转换步骤:(1)根据
24、期待触发器的特性表和已有触发器的驱动表列出转换电路的真值表;(2)根据真值表求出转换电路的逻辑表达式;(3)画出逻辑电路图。第4章 时序逻辑电路 1.JK 触发器转换为触发器转换为 RS、D、T 触发器触发器1)JK 触发器转换为 RS 触发器JK 触发器的特性方程为RS 触发器的特性方程为第4章 时序逻辑电路转换 RS 触发器特性方程的形式，使之和 JK 触发器特性方程的形式一致:第4章 时序逻辑电路将上式和 JK 触发器的特性方程进行比较，可得利用约束条件 RS=0，可得因此，转换逻辑为这一结果表明，JK 触发器可以直接作为 RS 触发器使用，如图 4-26 所示。第4章 时序逻辑电路图
25、4-26第4章 时序逻辑电路根据 RS 触发器的特性表和 JK 触发器的驱动表可以列出转换电路的真值表，如表4-15 所示。第4章 时序逻辑电路图 4-27 所示是根据表 4-15 画出的 J 和 K 的卡诺图。从卡诺图可以得到与公式法相同的结果。图 4-27 J 和 K 的卡诺图第4章 时序逻辑电路 2)JK 触发器转换为 D 触发器D 触发器的特性方程为JK 触发器转换为 D 触发器的转换逻辑为图 4-28 所示是 JK 触发器转换为 D 触发器的逻辑图。第4章 时序逻辑电路图 4-28 JK 触发器转换为 D 触发器的逻辑图第4章 时序逻辑电路 3)JK 触发器转换为 T 触发器T 触发
26、器的特性方程为显然，J=K=T。JK 触发器转换为 T 触发器的逻辑图如图 4-29 所示。第4章 时序逻辑电路图 4-29 JK 触发器转换为 T 触发器的逻辑图第4章 时序逻辑电路第4章 时序逻辑电路 2.D 触发器转换为触发器转换为 RS、JK、T 触发器触发器1)D 触发器转换为 RS 触发器D 触发器的特性方程为RS 触发器的特性方程为转换逻辑为D 触发器转换为 RS 触发器的逻辑图如图4-30 所示。第4章 时序逻辑电路图 4-30 D 触发器转换为 RS 触发器的逻辑图第4章 时序逻辑电路2)D 触发器转换为 JK 触发器JK 触发器的特性方程为转换逻辑为图 4-31 所示为 D
27、 触发器转换为 JK 触发器的逻辑图。第4章 时序逻辑电路图 4-31 D 触发器转换为 JK 触发器的逻辑图第4章 时序逻辑电路 3)D 触发器转换为 T 触发器T 触发器的特性方程为转换逻辑为 D 触发器转换为 T 触发器的逻辑图如图 4-32 所示。第4章 时序逻辑电路图 4-32 D 触发器转换为 T 触发器的逻辑图第4章 时序逻辑电路4.3 时序逻辑电路的分析时序逻辑电路的分析分析时序逻辑电路，就是要根据电路的逻辑图，总结出其逻辑功能并用一定的方式描述出来。时序逻辑电路常用的描述方式有逻辑方程、状态(转换)表、状态(转换)图、时序图等。一般而言，同组合逻辑电路相比，时序逻辑电路的分析
28、更为复杂一些。而由于时钟信号的不同特点，同步时序逻辑电路和异步时序逻辑电路的分析又有所不同。第4章 时序逻辑电路4.3.1 同步时序逻辑电路的分析同步时序逻辑电路的分析分析同步时序逻辑电路的一般步骤:(1)根据逻辑图写方程，包括时钟方程、输出方程、各个触发器的驱动方程。由于同步时序逻辑电路的时钟都是统一的，因此时钟方程也可以省略不写。(2)将驱动方程代入触发器的特性方程，得到各个触发器的状态方程。(3)根据状态方程和输出方程进行计算，求出各种不同输入和现态情况下电路的次态和输出，再根据计算结果列状态表。(4)画状态图和时序图。第4章 时序逻辑电路【例例 4.1】分析图 433 所示的同步时序逻
29、辑电路。图 4-33 例 4.1 同步时序逻辑电路第4章 时序逻辑电路解解(1)写出方程。时钟方程:第4章 时序逻辑电路(2)将驱动方程代入 JK 触发器的特性方程，求各个触发器的状态方程。第4章 时序逻辑电路(3)根据状态方程和输出方程进行计算，列状态表，如表 4-16 所示。第4章 时序逻辑电路(4)画状态图和时序图，分别如图 4-34 和图 4-35 所示。图 4-34 例 4.1 同步时序逻辑电路的状态图第4章 时序逻辑电路图 4-35 例 4.1 同步时序逻辑电路的时序图第4章 时序逻辑电路【例例 4.2】分析图 4-36 所示的同步时序逻辑电路。图 4-36 例 4.2 同步时序逻
30、辑电路第4章 时序逻辑电路解解(1)写出方程。时钟方程:CP 0=CP 1=CP 2=CP输出方程:无。驱动方程:第4章 时序逻辑电路(2)将驱动方程代入 JK 触发器的特性方程，求各个触发器的状态方程。第4章 时序逻辑电路(3)根据状态方程和输出方程进行计算，列状态表，如表 4-17 所示。(4)画状态图和时序图。根据 状 态 表 可 以 画 出 电 路 的 状 态 图 如 图4-37 所示。图中的“1，0/”表示输入信号 A 为 1或 0。第4章 时序逻辑电路图 4-37 例 4.2 同步时序逻辑电路的状态图第4章 时序逻辑电路图 4-38 为在图 4-36 所示的输入信号和时钟信号作用下
31、，电路中各个触发器状态的时序图。图 4-38 例 4.2 同步时序逻辑电路的时序图第4章 时序逻辑电路4.3.2 异步时序逻辑电路的分析异步时序逻辑电路的分析和同步时序逻辑电路不同，异步时序逻辑电路中各个触发器的时钟信号不是统一的。也就是说，异步时序逻辑电路中各个触发器的状态方程不是同时成立的。分析异步时序逻辑电路时，必须要确定触发器的时钟信号是否有效。第4章 时序逻辑电路分析异步时序逻辑电路的一般步骤:(1)根据逻辑图写方程，包括时钟方程、输出方程及各个触发器的驱动方程。(2)将驱动方程代入触发器的特性方程，得到各个触发器的状态方程。(3)根据时钟方程、状态方程和输出方程进行计算，求出各种不
32、同输入和现态情况下电路的次态和输出，根据计算结果列状态表。在计算的时候，要根据各个触发器的时钟方程来确定触发器的时钟信号是否有效。如果时钟信号有效，则按照状态方程计算触发器的次态;如果时钟信号无效，则触发器的状态不变。(4)画状态图和时序图。第4章 时序逻辑电路【例例 4.3】分析图 4-39 所示的异步时序逻辑电路。图 4-39 例 4.3 异步时序逻辑电路第4章 时序逻辑电路解解(1)写出方程第4章 时序逻辑电路(2)将驱动方程代入 JK 触发器的特性方程，求各个触发器的状态方程。第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路(4)状态图和时序图分别如图 4-40 和图 4-
33、41 所示。图 4-40 例 4.3 异步时序逻辑电路的状态图第4章 时序逻辑电路图 4-41 例 4.3 异步时序逻辑电路的时序图第4章 时序逻辑电路【例例 4.4】分析图 4-42 所示的异步时序逻辑电路，写出各类方程，列出状态表。图 4-42 例 4.4 异步时序逻辑电路第4章 时序逻辑电路解解(1)写出方程。时钟方程:第4章 时序逻辑电路(2)将驱动方程代入 D 触发器的特性方程，求各个触发器的状态方程。第4章 时序逻辑电路(3)根据状态方程和输出方程进行计算，列状态表，如表 4-19 所示。第4章 时序逻辑电路4.4 时序逻辑电路的设计时序逻辑电路的设计设计时序逻辑电路就是要根据具体
34、的逻辑功能要求，求出电路输入/输出间的逻辑关系，画出逻辑图，并用最少的器件实现电路。第4章 时序逻辑电路4.4.1 同步时序逻辑电路的设计同步时序逻辑电路的设计同步时序电路设计的一个特点是无需给每个触发器确定时钟信号，各个触发器的时钟输入端都同外加时钟信号连接。同步时序电路设计的一般步骤如下:(1)分析逻辑功能要求，画符号状态转换图。(2)进行状态化简。(3)确定触发器的数目，进行状态分配，画状态转换图。(4)选定触发器的类型，求出各个触发器驱动信号和电路输出的方程。(5)检查电路能否自启动。如不能自启动，则进行修改。(6)画逻辑图并实现电路。第4章 时序逻辑电路【例例 4.5】用下降沿动作的
35、 JK 触发器设计一个同步时序逻辑电路，要求其状态转换图如图 4-43 所示。解解 在本例中，给出了编码后的状态转换图，而且从图中可以确定状态不能化简。因此，步骤(1)、(2)、(3)可以省去。根据图 4-43 所示的状态转换图，利用 JK 触发器的驱动特性，得到状态转换表和驱动信号真值表如表 4-20 所示。第4章 时序逻辑电路图 4-43 例 4.5 的状态转换图第4章 时序逻辑电路第4章 时序逻辑电路由表 4-20 画出各个驱动信号的卡诺图，如图 4-44 所示。图 4-44 例 4.5 的卡诺图(a)J 2 的卡诺图;(b)K 2 的卡诺图;(c)J 1 的卡诺图;(d)K 1 的卡诺
36、图;(e)J 0 的卡诺图;(f)K 0 的卡诺图第4章 时序逻辑电路由图 4-44 所示的卡诺图可以很容易地得到触发器的驱动方程:第4章 时序逻辑电路在本电路中，除了触发器的输出外，并无其他输出信号，因此无需求输出方程。从状态转换图可以看出，所有的状态构成一个循环，电路能够自启动。最后，根据以上求得的驱动方程，画出电路的逻辑图，如图 4-45 所示。第4章 时序逻辑电路图 4-45 例 4.5 的逻辑图第4章 时序逻辑电路【例例 4.6】用下降沿动作的 JK 触发器设计一个同步时序逻辑电路，要求其状态转换图如图 4-46 所示。其中，C 为控制输入信号;表示 0 或 1。图 4-46 例 4
37、.6 的状态转换图第4章 时序逻辑电路解解 首先根据图 4-46 所示的状态转换图，列出状态转换表，如表 4-21 所示。在本例的状态转换图中，有两个工作循环，它们都没有包括所有的状态。当 C=0 时，循环由 000、001、010、011、100 这五个状态构成，不包含 101、110、111 三个状态。当 C=1 时，循环由 000、001、010、011、100、101、110 七个状态构成，不包含 111 这个状态。为了求得一个简单的电路实现，一般的做法是，当现态为这些无指定次态的状态时，先设定次态为任意状态。第4章 时序逻辑电路即每一位都可 0 可 1(表 4-21 中用 表示)，求
38、出各个触发器的驱动方程和状态方程后，再根据所得到的方程反过来确定这些状态的次态，检查电路是否能够自启动，如不能自启动，则对设计进行修改。在表 4-21 中，当 C=0 时，101、110、111 这三个现态对应的次态都为 ;C=1时，现态 111 对应的次态也为 。在这些情况下，由于对触发器的次态无特定要求，因此触发器的各个驱动信号任意，可以取 0 也可以取 1。第4章 时序逻辑电路第4章 时序逻辑电路根据表 4-21 画出触发器驱动信号的卡诺图，如图 4-47 所示。图 4-47 例 4.6 的卡诺图(a)J 2 的卡诺图;(b)K 2 的卡诺图;(c)J 1 的卡诺图;(d)K 1 的卡诺
39、图;(e)J 0 的卡诺图;(f)K 0 的卡诺图第4章 时序逻辑电路由卡诺图求得各个触发器的驱动方程如下:根据以上求得的驱动方程，可以计算出原来未指定次态的状态实际的次态，见表4-22。第4章 时序逻辑电路第4章 时序逻辑电路将表 4-22 的结果补充到状态转换图中，画出完整的状态转换图，如图 4-48 所示。从图中可以清楚地看到，电路能够自启动。图 4-48 例 4.6 的完整状态转换图第4章 时序逻辑电路最后，根据驱动方程画出逻辑电路图，如图 4-49 所示。图 4-49 例 4.6 的逻辑图第4章 时序逻辑电路第4章 时序逻辑电路异步时序电路设计的一般步骤如下:(1)分析逻辑功能要求，
40、画符号状态转换图，进行状态化简。(2)确定触发器数目和类型，进行状态分配，画状态转换图。(3)根据状态转换图画时序图。(4)利用时序图给各个触发器选时钟信号。(5)根据状态转换图列状态转换表。第4章 时序逻辑电路(6)根据所选时钟和状态转换表，列出触发器驱动信号的真值表。(7)求驱动方程。(8)检查电路能否自启动。如不能自启动，则进行修改。(9)根据驱动方程和时钟方程画逻辑图，实现电路。第4章 时序逻辑电路【例例 4.7】用下降沿动作的 JK 触发器设计一个异步时序逻辑电路，要求其状态转换图如图 4-50 所示。图 4-50 例 4.7 的状态转换图第4章 时序逻辑电路解解 由状态转换图可以看
41、出，电路需要四个触发器。由状态转换图画出电路的时序图，如图 4-51 所示。图 4-51 例 4.7 的时序图第4章 时序逻辑电路现在根据图 4-51 所示的时序图来选定各个触发器的时钟信号。当 Q0发生变化时，CP0 必须为下降沿，从图中可见，只有 CP 信号满足要求，因此选 CP信号作为 Q0 触发器的时钟信号;当 Q1 发生变化时，CP 1 必须为下降沿，从图中可见，有 CP和 Q0 两个信号满足要求，由于 CP 有多余的下降沿而 Q0 没有，因此选 Q 0 信号作为 Q1 触发器的时钟信号;当 Q2 发生变化时，CP2 必须为下降沿，从图中可见，有CP、Q0 和 Q1 三个信号满足要求
42、，由于 Q1 多余的下降沿个数最少，因此选Q1 信号作为Q 2 触发器的时钟信号;当 Q 3发生变化时，CP3 必须为下降沿，也有CP、Q 0 和 Q 1 这三个信号满足要求，同样选Q 1 信号作为Q3 触发器的时钟信号。第4章 时序逻辑电路这样，得到各个触发器的时钟方程为确定了各个触发器的时钟方程后，接下来列出逻辑电路的状态转换表和驱动信号的真值表，如表 4-23 所示。由于状态转换图中不包含 1100、1101、1110、1111 这四个状态，当现态为这四个状态时，次态可先设定为任意状态，这会使求得的方程更加简单。求出驱动方程后，再来确定它们实际的次态，检查电路能否自启动。第4章 时序逻辑
43、电路表表 4-23 例例 4.7 异步时序逻辑电路的状态转换和驱动真值表异步时序逻辑电路的状态转换和驱动真值表第4章 时序逻辑电路列驱动信号的真值表时，要先根据给各个触发器选定的时钟信号，判断是否有效。如果时钟信号无效，则触发器的驱动信号可 0 可 1，对触发器的状态没有影响。例如，现态为0000 时，来一个 CP 下降沿，电路的次态为 0001。由于 CP 为下降沿，因此 CP 0 有效，Q 0要由 0 变为 1，根据 JK 触发器的驱动特性，J0 必须为 1 而 K 0 可 0 可 1;由于 Q 0 由 0 变为1，为上升沿，因此 CP 1 无效，J1 和 K 1 可 0 可 1;Q 1
44、不变，CP 2 和 CP 3 都无效，J 2、K 2、J 3、K 3 都可 0 可 1。第4章 时序逻辑电路又如现态为 0011 时，来一个 CP 下降沿，电路的次态为 0100。由于 CP 0 有效，Q0 要由 1 变为 0，因此根据 JK 触发器的驱动特性，K 0 必须为 1 而 J 0 可 0 可 1;由于Q 0 由 1 变为 0，为下降沿，CP 1 有效，Q 1 要由 1 变为 0，因此 K 1 必须为 1 而 J1 可 0 可 1;Q 1 由 1 变为 0，为下降沿，CP 2 和 CP 3 有效，Q 2 要由 0 变为 1，J2 必须为 1 而 K 2 可 0 可1;Q 3 要维持
45、0，J3 必须为 0 而 K 3 可 0 可 1。根据表 4-23 画出各个触发器驱动信号的卡诺图，如图 4-52 所示。第4章 时序逻辑电路图 4-52第4章 时序逻辑电路由卡诺图求得各个触发器的驱动方程如下:根据以上求得的驱动方程，可以计算出未使用状态实际的次态，见表 4-24。第4章 时序逻辑电路第4章 时序逻辑电路按照表 4-24 的结果，将未使用状态加到状态转换图中，可以得到电路完整的状态转换图，如图 4-53 所示。由图 4-53 可见，电路能够自启动。图 4-53 例 4.7 的完整状态转换图第4章 时序逻辑电路最后，根据驱动方程和时钟方程画出逻辑电路图，如图4-54 所示。图
46、4-54 例 4.7 的逻辑图第4章 时序逻辑电路习习 题题第4章 时序逻辑电路图 4-56 习题 4-2 图第4章 时序逻辑电路图 4-57 习题 4-3 图第4章 时序逻辑电路图4 58习题4 4图第4章 时序逻辑电路图 4-59 习题 4-5 图第4章 时序逻辑电路图 4-60 习题 4-6 图第4章 时序逻辑电路图 4-61 习题 4-7 图第4章 时序逻辑电路图 4-62 习题 4-8 图第4章 时序逻辑电路图 4-63 习题 4-9 图第4章 时序逻辑电路第4章 时序逻辑电路图 4-64 习题 4-12 图第4章 时序逻辑电路 4-13 分析图 4-65 所示电路，写出电路的驱动方
47、程和状态方程，画出电路的状态图。图 4-65 习题 4-13 图第4章 时序逻辑电路 4-14 分析图 4-66 所示电路，写出电路的驱动方程和状态方程，画出电路的状态图。图 4-66 习题 4-14 图第4章 时序逻辑电路 4-15 分析图 4-67 所示电路，写出电路的时钟方程、驱动方程和状态方程，画出电路的状态图。图 4-67 习题 4-15 图第4章 时序逻辑电路 4-16 分析图 4-68 所示电路，写出电路的时钟方程、驱动方程和状态方程，画出电路的状态图。图 4-68 习题 4-16 图第4章 时序逻辑电路 4-17 用上升沿触发的边沿 JK 触发器和与非门设计一同步逻辑电路，要求
48、电路的状态图如图 4-69 所示。图 4-69 习题 4-17 图第4章 时序逻辑电路 4-18 用下降沿触发的边沿 D 触发器和与非门设计一同步逻辑电路，要求电路的时序图如图 4-70 所示。图 4-70 习题 4-18 图第4章 时序逻辑电路4-19 用上升沿触发的边沿 JK 触发器和与非门设计一异步逻辑电路，要求电路的状态图如图 4-69 所示。4-20 用下降沿触发的边沿 D 触发器和与非门设计一异步逻辑电路，要求电路的时序图如图 4-70 所示。第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路
49、第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路
50、第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路第4章 时序逻辑电路
