1、第 5 章计数器实训实训5计数器计数器5.1计数器及其表示方法计数器及其表示方法5.2计数器应用实例计数器应用实例5.3常用常用TTL集成计数器简介集成计数器简介第 5 章计数器实训实训5 计计 数数 显显 示示 器器1.实训目的（1）了解计数器的逻辑功能。（2）学会计数器的使用方法，掌握中规模集成计数器74LS161各管脚功能。（3）熟悉计数器的一般应用。第 5 章计数器2.实训设备、器件实训设备：万用表、逻辑试电笔、示波器、直流稳压电源各一。实训器件：实验电路板、二进制计数器74LS161、字符译码器74LS48、共阴极数码管、与非门74LS00各一块，纽扣开关一个。第 5 章计数器3.实
2、训电路实训电路如图5.1所示。电路中由两个与非门构成单脉冲发生器，计数器74LS161对其产生的脉冲进行计数，计数结果送入字符译码器并驱动数码管，使之显示单脉冲发生器产生的脉冲个数。第 5 章计数器图 5.1 计数及显示实训电路图第 5 章计数器4.实训步骤与要求1）预习查集成电路手册，初步了解74LS161、74LS48和数码管的功能，确定74LS161、74LS48、74LS00的管脚排列，了解各管脚的功能。2）连接电路按实训电路图在实验板上安装好实训电路，检查电路连接，确认无误后再接电源。将74LS161的管脚1接一下地，然后再接电源正极。第 5 章计数器3）电路逻辑关系检测利用开关分别
3、将74LS00的4、2管脚轮流接地，当管脚2每接地一次，用逻辑试电笔（或示波器）测试74LS161的4个输出端Q3Q0的电平，同时观察数码管显示的数字，并将结果填入表5.1中。第 5 章计数器第 5 章计数器4）74LS161功能试验(1)异步置“0”功能。接好74LS161的电源和地，将清除端RD接低电平，其他各输入端的状态为任意，测试计数器的输出端。如果操作无误,则Q3Q0均为0。第 5 章计数器(2)预置数功能。将RD接高电平，LD接低电平，数据输入端D3D0置0011，在CP的上升沿作用后，测试输出端Q3Q0的电平。如果操作准确，Q3Q0的数据为0011，说明D3D0的数据已预置到Q3
4、Q0端。第 5 章计数器(3)计数和进位功能。将RD、LD、ET、EP端均接高电平，CP端输入单脉冲，记录输出端状态。如果操作准确，每输入一个CP脉冲，计数器就进行一次加法计数。计数器输入16个脉冲后，输出端Q3Q0变为0000，此时进位输出端C输出一个高电平脉冲。第 5 章计数器(4)保持功能。将RD和LD接高电平，ET和EP其中一个接低电平，其余输入端接任意电平，观察输出端的状态。如果操作无误，Q3Q0将保持不变。第 5 章计数器5.实训分析（1）该实训电路的功能是对输入脉冲的个数（09）进行递增计数，并通过译码显示电路将所计的脉冲数显示出来。（2）如果我们给步骤3）的测试结果赋值（高电平
5、为1，低电平为0），将得到9组相应的4位二进制代码（00001001）。第 5 章计数器（3）将计数器74LS161输出的二进制代码输入到由74LS48和数码管组成的译码显示电路，即可用十进制数显示计数结果，译码显示原理与实训4的相同。（4）通过步骤4）的试验可以看出，计数器74LS161具有计数、进位、清“0”、预置数和保持功能。第 5 章计数器5.1 计数器及其表示方法计数器及其表示方法5.1.1 计数器的功能、计数器的功能、分类和基本原理分类和基本原理1.计数器功能计数器是数字系统中应用最广泛的时序逻辑部件之一，除了计数以外，还可以用作定时、分频、信号产生和执行数字运算等，是数字设备和数
6、字系统中不可缺少的组成部分。第 5 章计数器2.分类如果计数器的全部触发器共用同一个时钟脉冲，而且这个脉冲就是计数输入脉冲时，这种计数器就是同步计数器。如果计数器中只有部分触发器的时钟脉冲是计数输入脉冲，另一部分触发器的时钟脉冲是由其他触发器的输出信号提供的，则这种计数器就是异步计数器。第 5 章计数器3.计数器的基本原理如果T触发器的初始状态为0，在逐个输入CP脉冲时，其输出状态就会由0101不断变化，此时称触发器工作在计数状态，即由触发器输出状态的变化，可以确定输入CP脉冲的个数。一个触发器能表示一位二进制数的两种状态，两个触发器能表示两位二进制数的4种状态，n个触发器能表示n位二进制数的
7、2n种状态，即能计2n个数,依此类推。第 5 章计数器图5.2（a）是由3个JK触发器构成的3位二进制计数器。其中FF2为最高位，FF0为最低位，计数输出用Q2Q1Q0表示。3个触发器的数据输入端的输入恒为“1”，因此均工作在计数状态。而CP0=CP（外加计数脉冲），CP1=Q0，CP2=Q1。第 5 章计数器设计数器初始状态为Q2Q1Q0=000，第1个CP作用后，FF0翻转，Q0由“0”“1”，计数状态Q2Q1Q0由000001。第2个CP脉冲作用后，FF0翻转，Q0由“1”“0”，由于Q0下降沿的作用，Q1由“0”“1”，计数状态Q2Q1Q0由001010。第 5 章计数器依此类推，逐个
8、输入CP脉冲时，计数器的状态按Q2Q1Q0=000001010011100101110111的规律变化。当输入第8个CP脉冲时，Q0由“1”“0”，其下降沿使Q1由“1”“0”，Q1的下降沿使Q2由“1”“0”，计数状态由111000，完成一个计数周期。计数器的状态图和时序图如图5.2（b）、（c）所示。第 5 章计数器图 5.2 三位异步二进制计数器电路及其状态图和时序图第 5 章计数器在计数至Q3Q2Q1Q0=1001时，由于反馈的结果，在输入第10个CP脉冲后，使计数状态由10010000，即恢复到初始状态，则构成十进制计数器。实训5中的计数器就是这样连接的。同样，若在输入第6个CP脉冲
9、后，能使计数状态由101000，即构成六进制计数器。第 5 章计数器4.计数器的一般模型计数器的一般模型如图5.3所示。CP1、CP2分别为加法计数脉冲输入端和减法计数脉冲输入端。CU、CD分别为加法计数进位端和减法计数借位端。D0Dn为数据加载端，在其上加载的数据决定了计数的初始值。Q0Qn为计数输出端，计数器的输出数据由此取出。RD为清零端。第 5 章计数器图 5.3 计数器模型第 5 章计数器5.1.2 二进制计数器二进制计数器由n个触发器组成的二进制计数器称为n位二进制计数器，它可以累计2n=N个有效状态。N称为计数器的模或计数容量。若n=1，2，3,，则N=2，4，8,，相应的计数器
10、称为模2计数器,模4计数器，模8计数器,。第 5 章计数器1.同步二进制计数器这里以实训5中采用的74LS161集成计数器为例，讨论二进制同步计数器。74LS161是4位二进制同步计数器，其功能表见表5.2。第 5 章计数器第 5 章计数器74LS161的功能及特点：（1）74LS161有异步置“0”功能。当清除端RD为低电平时，无论其他各输入端的状态如何，各触发器均被置“0”，即该计数器被置0。（2）74LS161的计数是同步的，即4个触发器的状态更新是在同一时刻（CP脉冲的上升沿）进行的，它是由CP脉冲同时加在4个触发器上而实现的。第 5 章计数器（3）74LS161有预置数功能，预置是同
11、步的。当RD为高电平，置入控制端LD为低电平时，在CP脉冲的上升沿作用下，数据输入端D3D0上的数据就被送至输出端Q3Q0。如果改变D3D0端的预置数，即可构成16以内的各种不同进制的计数器。第 5 章计数器（4）74LS161有超前进位功能，即当计数溢出时，进位端C输出一个高电平脉冲，其宽度为一个时钟周期，其波形见图5.4（a）。RD、LD、ET和EP均为高电平时，计数器处于计数状态，每输入一个CP脉冲，就进行一次加法计数。各计数状态详见该计数器的状态图5.4（b）。第 5 章计数器图 5.4 74LS161集成计数器第 5 章计数器图5.5所示为74LS161的引脚图和逻辑符号。各引脚的功
12、能和符号说明如下：D0D3为并行数据输入端。Q0Q3为数据输出端。ET、EP为计数控制端。CP为时钟输入端，即CP端（上升沿有效）。C为进位输出端（高电平有效）。RD为异步清除输入端（低电平有效）。LD为同步并行置数控制端（低电平有效）。第 5 章计数器图 5.5 74LS161引脚图和逻辑图(a)引脚图；(b)逻辑符号第 5 章计数器2.异步二进制计数器74LS9374LS93是异步四位二进制加法计数器，图5.6（a）和（b）分别为它的逻辑符号和逻辑图。在图5.6（b）中，FF0构成一位二进制计数器，FF1、FF2、FF3构成模8计数器。若将CP1端与Q0端在外部相连，就构成模16计数器。因
13、此，74LS93又称为二-八-十六进制计数器。此外，RD1、RD2为清零端，高电平有效。第 5 章计数器图 5.6 异步四位二进制加法计数器74LS93第 5 章计数器5.1.3 十进制计数器十进制计数器1.同步十进制计数器下面以74LS192为例介绍十进制同步计数器。74LS192的逻辑图如图5.7（a）所示。74LS192是一个同步十进制可逆计数器。同步计数(即4个触发器的状态更新)是在同一时刻（CP的上升沿）发生的。第 5 章计数器图 5.7 74LS192引脚图和时序图第 5 章计数器1）74LS192功能表(1)置“0”。74LS192有异步置0端RD，不管计数器其他输入端是什么状态
14、，只要在RD端加高电平，则所有触发器均被置0，计数器复位。(2)预置数码。74LS192的预置是异步的。当RD端和置入控制端LD为低电平时，不管时钟端的状态如何，输出端Q3Q0可预置成与数据端D3D0相一致的状态。第 5 章计数器(3)加法计数和减法计数。加法计数时RD为低电平，LD、CD为高电平，计数脉冲从CU端输入。当计数脉冲的上升沿到来时，计数器的状态按8421BCD码递增进行加法计数。减法计数时，RD为低电平，LD、CU为高电平，计数脉冲从CD端输入。当计数脉冲的上升沿到来时，计数器的状态按8421BCD码递减进行减法计数。第 5 章计数器(4)进位输出。计数器作十进制加法计数时，在C
15、U端第9个输入脉冲上升沿作用后，计数状态为1001，当其下降沿到来时，进位输出端C产生一个负的进位脉冲。第10个脉冲上升沿作用后，计数器复位。若将进位输出C与后一级的CU相连，可实现多位计数器级联。当C反馈至LD输入端，并在并行数据输入端D3D0输入一定的预置数，则可实现10以内任意进制的加法计数。第 5 章计数器(5)借位输出。计数器作十进制减法计数时，设初始状态为1001。在CD端第9个输入脉冲上升沿作用后，计数状态为0000，当其下降沿到来后，借位输出端B产生一个负的借位脉冲。第10个脉冲上升沿作用后，计数状态恢复为1001。第 5 章计数器第 5 章计数器2）计数器的级联将多个74LS
16、192级联可以构成高位计数器。例如用两个74LS192可以组成一百进制计数器，其连接方式如图5.8所示。第 5 章计数器图 5.8 用两个74LS192构成一百进制计数器第 5 章计数器在个位的74LS192的CU端逐个输入计数脉冲CP，个位的74LS192开始进行加法计数。在第10个CP脉冲上升沿到来后，个位74LS192的状态为10010000，同时其进位输出C为01，此上升沿使十位74LS192从0000开始计数，直到第100个CP脉冲作用后，计数器状态由1001 1001恢复为0000 0000，完成一次计数循环。第 5 章计数器2.异步十进制计数器74LS29074LS290是二-五
17、-十进制计数器，逻辑图如图5.9所示。图中FF0构成一位二进制计数器，FF1、FF2、FF3构成异步五进制加法计数器。若将输入时钟脉冲CP接于CP0端，并将CP1端与Q0端相连，便构成8421码异步十进制加法计数器。第 5 章计数器图 5.9 二-五-十进制加法计数器74LS290第 5 章计数器若将输入时钟CP接于CP1端，将CP0与Q3端相连，则构成5421码异步十进制加法计数器。图5.10（a）为5421码异步十进制加法计数器的连接方法，图5.10（b）是其波形图。显然，Q0端输出的矩形波是输入CP脉冲的10分频。第 5 章计数器图 5.10 5421码异步十进制加法计数器第 5 章计数
18、器74LS290还具有置0和置9功能，功能表见表5.4。第 5 章计数器5.1.4 任意进制计数器任意进制计数器(1)直接选用已有的计数器。例如，欲构成十二分频器，可直接选用十二进制异步计数器7492。(2)用两个模小的计数器串接，可以构成模为两者之积的计数器。例如，用模6和模10计数器串接起来，可以构成模60计数器。第 5 章计数器(3)利用反馈法改变原有计数长度。这种方法是，当计数器计数到某一数值时，由电路产生的置位脉冲或复位脉冲，加到计数器预置数控制端或各个触发器清零端，使计数器恢复到起始状态，从而达到改变计数器模的目的。图5.11示出了利用十进制计数器74LS160，通过反馈构成模6计
19、数器的4种方法。第 5 章计数器图 5.11 模6计数器第 5 章计数器图5.11（a）电路的工作状态是000000010010001101000101，当计数器计到状态5时，Q2和Q0为1，与非门输出为0，即同步并行置入控制端LD是0。于是，下一个计数脉冲到来时，将D3D0端的数据0送入计数器，使计数器又从0开始计数，一直计到5，又重复上述过程。第 5 章计数器图5.11（b）电路的工作顺序010001010110011110001001，当计数器计到状态1001时，进位端C为1，经非门后使LD为0，于是，下一个时钟到来时，将D3D0端的数据0100送入计数器，此后又从0100开始计数，一直
20、计数到1001，又重复上述过程。这种方法称为反馈预置法。第 5 章计数器图5.11（c）的工作顺序是001101000101011001111000，工作原理同上。图5.11（d）电路利用了直接置0端RD，工作顺序为000000010010001101000101，当计数器计到0110时（该状态出现时间极短），Q2和Q1均为1，使RD为0，计数器立即被强迫回到0状态，开始新的循环。第 5 章计数器改进的方法是加一个基本RS触发器，如图5.12（a）所示，其工作波形见图5.12（b）。当计数器计到0110时，基本RS触发器置0，使RD端为0，该0一直持续到下一个计数脉冲的上升沿到来为止。因此该计
21、数器能可靠置0。第 5 章计数器图 5.12 改进的模6计数器第 5 章计数器第 5 章计数器 5.2 计数器应用实例计数器应用实例5.2.1 构成地址计数器构成地址计数器2764 EPROM有8 K个存储单元，故有13根地址线。在课程设计中，只用了2 K个存储单元，故需要有11位地址码来产生2048个地址。这11位地址码由3个四位二进制同步加法计数器74LS161提供。第 5 章计数器由图13.2可见，11位地址码从低到高由74LS161（1）的Q0Q3、74LS161（2）的Q0Q3和74LS161（3）的Q0Q2提供。每输入一个计数脉冲，EPROM 的地址就自动加1，直到产生全部的204
22、8个地址，计数器清零，再开始下一个周期的计数。第 5 章计数器5.2.2 计数器组成分频器计数器组成分频器分频器可用来降低信号的频率，是数字系统中常用的器件。例如，在一个数字电话PCM30/32路基群系统中，需要各种各样的基准脉冲信号实现采样、编码、同步等功能，这些信号就是依靠分频器产生的。该系统的时钟脉冲产生电路的方框图如图5.13所示。第 5 章计数器图 5.13 PCM30/32路基群系统时钟框图第 5 章计数器在该系统中，由晶体振荡器产生4096 kHz的高稳定的基准信号，该信号通过二分频产生2048 kHz的系统基准时钟信号，系统基准时钟信号经过八分频产生用于编码和解码的 256 k
23、Hz 的位脉冲信号，位脉冲信号再经过三十二分频产生8 kHz的采样脉冲，最后将采样脉冲十六分频产生500 Hz的复帧脉冲信号。第 5 章计数器1.一般程序分频器分频器的输入信号频率fI与输出信号频率fO之比叫做分频比N。程序分频器是指分频比N随预置数据而变的数控分频器。图5.14（a）是程序分频器的一般框图，图5.14（b）是分频比为7的程序分频器的输出信号uO与输入信号uI的同步波形。由图可知，其分频比N=fI/fO=TO/TI=7。第 5 章计数器图 5.14 程序分频器第 5 章计数器2.M/M+1分频器图5.15是一个由74LS163二进制计数器和门电路组成的M/M+1分频器。图中uI
24、、uO分别是输入、输出信号；b4b1是分频器数据输入端，b4b1的值应为M的二进制数；SC是工作模式控制端，SC=0时，分频比为M，SC=1时，分频比为M+1。第 5 章计数器该分频器包括两部分：其一为74LS163和非门组成的可控分频器，分频次数由预置数b4 b 3 b2 b1 控制；其二为或门和异或门组成的码组变换器，由它为74LS163提供预置数据。当SC=0时，码组转换器用作变补器，预置数b4b1是输入数b4b1的补码，故可控分频器作M次分频；SC=1时，转换器用作变反器，b4b1是b4b1的反码，故可控分频器作M+1次分频。图中EP和ET为计数控制端，C是进位端，LD是同步并行置入控
25、制端。第 5 章计数器图 5.15 M/M+1分频器第 5 章计数器5.2.3 计数器用于测量脉冲频率和周期计数器用于测量脉冲频率和周期如图5.16所示，被测频率的脉冲信号和取样信号一起加到与门G。在t1t2期间，取样脉冲为正，G开通并输出被测脉冲信号，此脉冲由计数器计数，计数值就是t1t2期间被测脉冲的个数N，由此可求得被测脉冲频率为第 5 章计数器图 5.16 测量脉冲频率的电路第 5 章计数器例如，若在t1t2=1 s内，计数器的计数值为1200，则脉冲频率f=1200 Hz。在图5.16所示电路中，取样脉冲宽度为10 ms，若计数器74LS161的计数值为15，则被测脉冲频率为1500 Hz。计数值经译码显示电路便可显示被测脉冲的频率值。第 5 章计数器将图5.16稍加改变，便可用来测量脉冲周期（或宽度），如图5.17所示。将基准频率为1 MHz的脉冲信号经受控与门G加到计数器的输入端，在待测时间间隔TX内计数器对此信号进行计数。显然，计数器显示的数值就是以s为单位的脉冲周期TX。例如，脉冲周期为13 s，则计数器显示的值应为13。第 5 章计数器图 5.17 测量脉冲周期的电路第 5 章计数器 5.3 常用常用TTL集成计数器简介集成计数器简介表5.6列出了常用计数器的型号和功能。第 5 章计数器第 5 章计数器
