1、第 5 章时序逻辑电路5.1概述概述5.2同步计数器同步计数器5.3异步计数器异步计数器5.4寄存器寄存器 5.1 概概 述述图5.1所示为脉冲信号频率测量电路，其中既包含时序逻辑电路(计数器)，还有组合逻辑电路(译码器)。被测脉冲信号和取样信号作为与门的输入，只有当取样信号为高电平(即在t1t2时间段内)，被测脉冲信号才能通过与门输出到计数器电路，计数器累计t1t2 时间段内被测脉冲个数N，利用公式f=N/(t2t1)计算出被测脉冲信号的频率，并加以译码显示。图5.1 脉冲信号频率测量电路时序电路结构框图如图5.2所示。它由两部分组成:一部分是由逻辑门构成的组合电路，另一部分是由触发器构成的
2、、具有记忆功能的反馈支路或存储电路。图中,A0Ai代表时序电路输入信号，Z0Zk代表时序电路输出信号，W0Wm代表存储电路现时输入信号，Q0Qn代表存储电路现时输出信号，A0Ai和Q0Qn共同决定时序电路输出状态Z0Zk。图5.2 时序逻辑电路结构方框图5.1.1 时序电路的分析方法时序电路的分析方法(1)写相关方程式。时钟方程：时序电路中各个触发器CP脉冲之间的逻辑关系。驱动方程：时序电路中各个触发器输入信号之间的逻辑关系。输出方程：时序电路的输出Z=f（A，Q），若无输出时此方程可省略。(2)求各个触发器的状态方程。将时钟方程和驱动方程代入相应触发器的特征方程式中，求出触发器的状态方程。(
3、3)求出对应状态值。列状态表：将电路输入信号和触发器原态的所有取值组合代入相应的状态方程，求得相应触发器的次态，列表得出。画状态图（反映时序电路状态转换规律及相应输入、输出信号取值情况的几何图形）。画时序图（反映输入、输出信号及各触发器状态的取值在时间上对应关系的波形图）。(4)归纳上述分析结果，确定时序电路的功能。5.1.2 时序电路分析举例时序电路分析举例例 1 分析如图5.3 所示的时序电路的逻辑功能。(1)写相关方程式。时钟方程:CP0=CP1=CP 驱动方程:J0=1 K0=1J1=Qn0 K1=Qn0 输出方程:Z=Q1Q0图5.3 时序电路(2)求各个触发器的状态方程。JK触发器
4、特性方程为 将对应驱动方程分别代入特性方程，进行化简变换可得状态方程：(3)求出对应状态值。列状态表：列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到表5.1所示的状态表。画状态图如图5.4(a)所示，画时序图如图5.4(b)所示。图5.4 时序电路对应图形(a)状态图；(b)时序图(4)归纳上述分析结果，确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。从图5.4（a）所示状态图可知：随着CP脉冲的递增,不论从电路输出的哪一个状态开始，触发器输出Q1Q0的变化都会进入同一个循环过程，而且此循环过程中包括四个状态，并且状态之间是递
5、增变化的。当 Q1Q0=11时，输出Z=1；当Q1Q0取其他值时，输出Z=0;在Q1Q0变化一个循环过程中，Z=1只出现一次，故Z为进位输出信号。综上所述，此电路是带进位输出的同步四进制加法计数器电路。从图5.4（b）所示时序图可知：Q0端输出矩形信号的周期是输入CP信号的周期的两倍，所以Q0端输出信号的频率是输入CP信号频率的1/2，对应Q1端输出信号的频率是输入CP信号频率的1/4，因此N进制计数器同时也是一个N分频器，所谓分频就是降低频率，N分频器输出信号频率是其输入信号频率的N分之一。5.2 同同 步步 计计 数数 器器5.2.1 同步计数器同步计数器1.同步二进制计数器同步二进制计数
6、器电路如图5.5所示。图5.5 同步二进制计数器分析过程:(1)写相关方程式。时钟方程：CP0=CP1=CP2=CP 驱动方程：(2)求各个触发器的状态方程。JK触发器特性方程为将对应驱动方程式分别代入JK触发器特性方程式，进行化简变换可得状态方程：(3)求出对应状态值。列状态表如表5.2所示。画状态图如图5.6（a）所示，画时序图如图5.6（b）所示。图 5.6 同步计数器状态图(a)状态图；(b)时序图(4）归纳分析结果，确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。从状态图可知随着CP脉冲的递增,触发器输出Q2Q1Q0值是递减的,且经过八个CP脉冲完成一个循环过程。2.同
7、步二进制计数器的连接规律和特点同步二进制计数器般由JK触发器和门电路构成，有n个JK触发器(F0Fn1)可以构成N位同步二进制计数器，其具体的连接规律如表5.3所示。根据表5.3所示连接规律可构成同步任意位二进制计数器，同步四位二进制加法计数器如图5.7所示。从图5.3、图5.5、图5.7所示电路，可得出相应结论：同步二进制计数器中不存在外部反馈，并且计数器进制数N和计数器中触发器个数n之间满足N=2n。图5.7 同步四位二进制加法计数器3.同步非二进制计数器例 2 分析图5.8 所示同步非二进制计数器的逻辑功能。图5.8 同步非二进制计数器解(1)写相关方程式。时钟方程：CP0=CP1=CP
8、2=CP 驱动方程:(2)求各个触发器的状态方程：(3)求出对应状态值。列状态表。列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到状态表，如表5.4所示。画状态图如图5.9（a）所示，时序图如图5.9（b）所示。(4)归纳分析结果，确定该时序电路的逻辑功能。从表5.4所示状态表可知：计数器输出Q2Q1Q0共有八种状态000111。从图5.9（a）所示状态图可知：随着CP脉冲的递增,触发器输出Q2Q1Q0会进入一个有效循环过程，此循环过程包括了五个有效输出状态，其余三个输出状态为无效状态，所以要检查该电路能否自启动。图5.9 同步计数器对应图形
9、（a）状态图;（b）时序图5.2.2 集成同步计数器集成同步计数器1.集成同步计数器74LS16174LS161是一种同步四位二进制加法集成计数器。其管脚的排列如图5.10所示，逻辑功能如表5.5所示。图 5.10 74LS161管脚排列图2.任意（N）进制计数器1）直接清零法直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。例如,用74LS161芯片构成十进制计数器，令LD=CTP=CTT=“1”，因为N=10，其对应的二进制代码为1010，将输出端Q3和Q1通过与非门接至74LS161的复位端CR，电
10、路如图5.11所示，实现N值反馈清零法。图5.11 直接清零法构成十进制计数器（a）构成电路;（b）计数过程（即状态图）2）预置数法预置数法与直接清零法基本相同，二者的主要区别在于：直接清零法利用的是芯片的复位端CR，而预置数法利用的是芯片的预置控制端LD和预置输入端D3D2D1D0，因74LS161芯片的LD是同步预置数端，所以只能采用N1值反馈法，其计数过程中不会出现过渡状态。例如,图5.12（a）所示的七进制计数器，先令CR=CTP=CTT=“1”，再令预置输入端D3D2D1D0=0000（即预置数“0”），以此为初态进行计数，从“0”到“6”共有七种状态，“6”对应的二进制代码为011
11、0，将输出端Q2、Q1通过与非门接至74LS161的复位端LD，电路如图5.12（a）所示。若LD=0，当CP脉冲上升沿（CP）到来时，计数器输出状态进行同步预置，使Q3Q2Q1Q0=D3D2D1D0=0000，随即LD=Q2Q1=1，计数器又开始随外部输入的CP脉冲重新计数，计数过程如图5.12（b）所示。图5.12 预置数法构成七进制计数器（同步预置）（a）构成电路;（b）计数过程（即状态图）3）进位输出置最小数法例如,九进制计数器N=9，对应的最小数M=249=7，(7)10=(0111)2，相应的预置输入端D3D2D1D0=0111，并且令CR=CTP=CTT=“1”，电路如图5.13
12、（a）所示，对应状态图如图5.13（b）所示，从01111111共九个有效状态，其计数过程中也不会出现过渡状态，请读者思考其中的原因。图5.13 进位输出置最小数法构成九进制计数器（同步预置）（a）构成电路;（b）计数过程（即状态图）4）级联法用74LS161芯片构成二十四进制计数器，因N=24(大于十六进制)，故需要两片74LS161。每块芯片的计数时钟输入端CP端均接同一个CP信号，利用芯片的计数控制端CTP、CTT和进位输出端CO，采用直接清零法实现二十四进制计数，即将低位芯片的CO与高位芯片的CTP相连,将2416=18,把商作为高位输出,余数作为低位输出，对应产生的清零信号同时送到每
13、块芯片的复位端CR，从而完成二十四进制计数。对应电路如图5.14所示。图5.14 用74LS161芯片构成二十四进制计数器 5.3 异异 步步 计计 数数 器器5.3.1 异步计数器异步计数器1.异步二进制计数器异步三位二进制计数器电路如图5.15所示。图5.15 异步三位二进制计数器分析步骤如下：(1)写相关方程式。时钟方程：CP0=CPCP1=Q0CP2=Q1驱动方程：J0=1 K0=1J1=1 K1=1J2=1 K2=1(2)求各个触发器的状态方程。JK触发器特性方程为将对应驱动方程式分别代入特性方程式，进行化简变换可得状态方程:(3)求出对应状态值。列状态表如表5.6所示。画状态图和时
14、序图如图5.16所示。图5.16 计数器状态图和时序图(4)归纳分析结果，确定该时序电路的逻辑功能。由时钟方程可知该电路是异步时序电路。从状态图可知随着CP脉冲的递增,触发器输出Q2Q1Q0值是递增的,经过八个CP脉冲完成一个循环过程。2.异步二进制计数器的连接规律和特点用触发器构成异步n位二进制计数器的连接规律如表5.7所示。5.3.2 集成异步计数器集成异步计数器1.集成异步计数器芯片74LS29074LS290逻辑电路如图5.17所示。图5.17 集成计数器74LS290逻辑电路图可知：此电路是异步时序电路，结构上分为二进制计数器和五进制计数器两部分。二进制计数器由触发器FA组成，CP0
15、为二进制计数器计数脉冲输入端，由QA端输出。五进制计数器由触发器FB、FC、FD组成，CP1为五进制计数器计数脉冲输入端，由QBQCQD端输出。若将QA和CP1相连，以CP0为计数脉冲输入端，则构成8421 BCD码十进制计数器，“二-五-十进制型集成计数器”由此得名。74LS290芯片的管脚排列如图5.18所示。其中，S9(1)、S9(2)称为置“9”端，R0(1)、R0(2)称为置“0”端；CP0、CP1端为计数时钟输入端，QDQCQBQA为输出端，NC表示空脚。74LS290逻辑功能如表5.8所示。图5.18 74LS290芯片的管脚排列图置“9”功能：当S9(1)=S9(2)=1时，不
16、论其他输入端状态如何，计数器输出 QDQCQBQA=1001，而(1001)2=(9)10，故又称异步置数功能。置“0”功能：当S9(1)和S9(2)不全为1，即S9(1)S9(2)=0，并且R0(1)=R0(2)=1时，不论其他输入端状态如何，计数器输出QDQCQBQA=0000，故又称异步清零功能或复位功能。计数功能：当S9(1)和S9(2)不全为1，并且R0(1)和R0(2)不全为1，输入计数脉冲CP时，计数器开始计数。2.任意（N）进制计数器1）构成十进制以内任意计数器二进制计数器：CP由CP0端输入，QA端输出，如图5.19（a）所示。五进制计数器：CP由CP1端输入，QDQCQB端
17、输出，如图5.19（b）所示。十进制计数器（8421码）：QA和CP1相连，以CP0为计数脉冲输入端，QDQCQBQA端输出，如图5.19（c）所示。十进制计数器（5421码）：QD和CP0相连，以CP1为计数脉冲输入端，QAQDQCQB端输出，如图5.19（d）所示。图5.19 74LS290构成二进制、五进制和十进制计数器（a）二进制;（b）五进制;（c）十进制（8421码）;（d）十进制（5421码）利用一片74LS290集成计数器芯片，可构成从二进制到十进制之间任意进制的计数器。74LS290构成二进制、五进制和十进制计数器如图5.19 所示。若构成十进制以内其他进制，可以采用直接清零
18、法，六进制计数器电路如图5.20 所示。其余进制计数器请读者自行分析。图5.20 直接清零法74LS290构成的六进制计数器2）构成多位任意进制计数器用74LS290芯片构成二十四进制计数器，N=24，就需要两片74LS290；先将每块74LS290均连接成8421码十进制计数器，再决定哪块芯片计高位（十位）(2)10=(0010)8421，哪块芯片计低位（个位）(4)10=(0100)8421，将低位芯片的输出端Q3和高位芯片输入端CP0相连，采用直接清零法实现二十四进制计数。需要注意的是其中的与门的输出要同时送到每块芯片的置“0”端R0(1)、R0(2)，实现电路如图5.21所示。图5.2
19、1 8421 BCD码二十四进制计数器 5.4 寄寄 存存 器器5.4.1 数据寄存器数据寄存器1.双拍式数据寄存器(1)电路组成。双拍式三位数据寄存器的电路组成如图5.22所示。图5.22 双拍式三位数据寄存器(2)工作原理。在接收存放输入数据时，需要两拍才能完成：第一拍，在接收数据前，送入清零负脉冲至触发器的置零端RD端，使触发器输出为零，完成输出清零功能。第二拍，触发器清零之后，当接收脉冲为高电平“1”有效时，输入数据D2D1D0，经与非门送至对应触发器而寄存下来，在第二拍完成接收数据任务。2.单拍式数据寄存器(1)电路组成。单拍式四位二进制数据寄存器的电路组成如图5.23所示。(2)工
20、作原理。接受寄存数据只需一拍即可，无须先进行清零。当接收脉冲CP有效时，输入数据D3D2D1D0直接存入触发器，故称为单拍式数据寄存器。图5.23 单拍式四位二进制数据寄存器5.4.2 移位寄存器移位寄存器1.单向移位寄存器单向移位寄存器只能将寄存的数据在相邻位之间单方向移动。按移动方向分为左移移位寄存器和右移移位寄存器两种类型。右移移位寄存器电路如图5.24所示。图5.24 右移移位寄存器 (1)写电路的对应关系：时钟方程：CP0=CP1=CP2=CP3=CP 驱动方程:D0=Qn1 D1=Qn2 D2=Qn3 D3=D (2)D触发器特征方程为Qn+1=D(CP)将对应的时钟方程、驱动方程
21、分别代入D触发器特征方程，进行化简变换可得状态方程:(3）假定电路初态为零，而此电路输入数据D在第一、二、三、四个CP脉冲时依次为1、0、1、1，根据状态方程可得到对应的电路输出D3D2D1D0的变化情况，如表5.9所示。根据表5.9可画出时序图如图5.25所示。图 5.25 时序图(4）确定该时序电路的逻辑功能。在图5.24所示右移移位寄存器电路中，随着CP脉冲的递增,触发器输入端依次输入数据D，称为串行输入，输入一个CP脉冲，数据向右移动一位。输出有两种方式：数据从最右端Q0依次输出，称为串行输出；由Q3Q2Q1Q0端同时输出,称为并行输出。串行输出需要经过八个CP脉冲才能将输入的四个数据
22、全部输出，而并行输出只需四个CP脉冲。左移移位寄存器电路如图5.26所示，请读者自行分析其功能。通过分析图5.24和图5.26所示电路可知：数据串行输入端在电路最左侧为右移，反之为左移，两种电路在实质上是相同的。图5.26 左移移位寄存器2.双向移位寄存器既可将数据左移、又可右移的寄存器称为双向移位寄存器。图5.27所示为四位双向移位寄存器。在图5.27中，X是工作方式控制端。当X=0时，实现数据右移寄存功能；当 X=1时，实现数据左移寄存功能；DSL是左移串行输入端，而DSR是右移串行输入端。图5.27 四位双向移位寄存器3.移位寄存器的应用1）实现数据传输方式的转换在数字电路中，数据的传送
23、方式有串行和并行两种，而移位寄存器可实现数据传送方式的转换。如图5.24所示，既可将串行输入转换为并行输出，也可将串行输入转换为串行输出。2）构成移位型计数器（1）环形计数器。环形计数器是将单向移位寄存器的串行输入端和串行输出端相连，构成一个闭合的环，如图5.28(a)所示。图5.28 环形计数器(a)逻辑电路图；(b)状态图（2）扭环形计数器。扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连，构成一个闭合的环，如图5.29(a)所示图5.29 扭环形计数器(a)逻辑电路图;(b)状态图实现扭环形计数器时，电路不必设置初态。扭环形计数器的进制数N与移位寄存器内的触发器个数n满足N
24、=2 n 的关系，图5.29(a)所示电路包括四个触发器，设初态为0000，电路状态循环变化，循环过程包括八个状态，可实现八进制计数。状态变化如图5.29(b)所示。4.集成移位寄存器集成移位寄存器种类很多：如74LS194是一种双向四位 TTL型集成移位寄存器，其管脚排列图如图5.30所示。其中CR端为异步清零端，优先级别最高；S1、S2控制寄存器的功能；DSL为左移数据输入端;DSR为右移数据输入端;A、B、C、D为并行数据输入端。表 5.10 是74LS194的功能表。图 5.30 74LS194管脚排列图功能应用：如图5.31所示，利用74LS194可实现数据传送方式的串-并行转换。图5.31 利用74LS194实现串-并行转换
