1、第5章 时序逻辑电路5.1 时序电路的基本概念5.2 基于触发器时序电路的分析5.3 基于触发器时序电路的设计5.4 集成计数器5.5 寄存器 5.6 基于MSI时序逻辑电路的分析5.7 基于MSI时序逻辑电路的设计第第5 5章章 时序逻辑电路时序逻辑电路第5章 时序逻辑电路5.1.1 时序电路的特点时序电路的特点时序逻辑电路是指：在任何时刻，逻辑电路的输出状态不仅取决于该时刻电路的输入状态，而且与电路原来的状态有关。简而言之，电路的输出状态与时间顺序有关，因此称为时序逻辑电路。时序逻辑电路具有“记忆”性，意指必需具有“记忆”功能的器件来记住电路过去的状态，并与输入信号一起共同决定电路的输出。
2、时序逻辑电路的一般结构框图如图5-1所示。5.1 5.1 时序电路的基本概念时序电路的基本概念第5章 时序逻辑电路图5-1 时序逻辑电路框图第5章 时序逻辑电路5.1.2 时序电路的分类时序电路的分类根据存储电路中触发器状态变化的特点，可以将时序电路分为两大类：同步时序电路和异步时序电路。在同步时序电路中，所有触发器的时钟都接在统一时钟信号上，它们的状态在时钟脉冲到达时同时发生变化；而在异步时序电路中，至少一个触发器的时钟没有接在统一时钟信号上，触发器状态变化由各自的时钟脉冲信号决定。第5章 时序逻辑电路时序逻辑电路中的存储电路部分是必不可少的，而组合电路部分则随具体电路而定。许多实际的时序电
3、路或者没有组合电路或者没有外部输入信号，但它们仍具有时序逻辑电路的基本特征。若时序逻辑电路的输出信号仅取决于存储电路的状态，则称其为Moore型电路，若输出不仅取决于存储电路的状态，还取决于输入变量的状态，则称其为ealy型电路。第5章 时序逻辑电路5.1.3 时序电路的状态转换表、状态转换图和时序图时序电路的状态转换表、状态转换图和时序图1.状态转换表状态转换表状态转换表是用表格的形式反映时序逻辑电路现态及输入同输出及次态的关系。状态转换表与真值表基本相同，它的行数等于该电路的状态数，列数等于输入信号组合(输入状态)数。行和列的首部表示相应的输入和现态。把一组输入变量和现态代入状态方程和输出
4、方程，就可以得到时序电路的次态和输出，把次态作为新的初态和这时的输出一起代入方程又可得到一组新的次态和输出值，如此反复进行并把它们填入状态转换表中即可得到完整的状态转换表。表5-1和表5-2分别表示出了某个特定的Mealy型和Moore型时序逻辑电路的状态转换表。第5章 时序逻辑电路表表5-1 Mealy型状态转换表型状态转换表第5章 时序逻辑电路表表5-2 Moore型状态转换表型状态转换表第5章 时序逻辑电路2.状态转换图状态转换图状态转换图是状态转换表的图形表示方式。状态转换图中的节点表示状态，连接节点的线段表示状态之间的转换，转换方向用指向达到状态的箭头来表示。引起状态转换的信号条件用
5、逻辑表达式或输入组合来标明，将它们放在线的上面或下面。图5-2(a)和(b)分别表示出了表5-1、表5-2所示的Mealy型电路和Moore型电路的状态转换图。对Mealy型电路，箭头旁注明当前状态的输入变量X和输出变量Z的值，常以X/Z的形式表示。对Moore型电路，输出变量Z的值只与现态有关，应以Sn/Z的形式放在小圆圈内。但有时也不作特别区分，也以X/Z的形式来表示。第5章 时序逻辑电路图5-2 状态图(a)Mealy型状态图；(b)Moore型状态图第5章 时序逻辑电路3.时序图时序图时序图就是反映时序电路的输入信号、时钟信号、输出信号及电路的状态转换等在时间上的对应关系的工作波形图。
6、第5章 时序逻辑电路5.2.1 分析方法分析方法分析一个基于触发器的时序电路，是根据给定的逻辑电路图，在输入及时钟作用下，找出电路的状态及输出的变化规律，从而了解其逻辑功能。图5-3是分析基于触发器时序电路的流程图。5.2 5.2 基于触发器时序电路的分析基于触发器时序电路的分析第5章 时序逻辑电路图5-3 时序电路分析流程图第5章 时序逻辑电路1.写出三个向量方程写出三个向量方程1)写出驱动方程及时钟方程根据逻辑电路图，先写出各触发器的驱动方程。触发器的驱动方程是触发器输入端的逻辑函数，例如J触发器的J和K，D触发器的D等。由于异步时序电路的存储电路结构与同步时序电路不同，因此异步时序电路需
7、要另外写时钟方程，分析方法也稍微复杂一些。第5章 时序逻辑电路2)求输出方程输出方程表达了电路的外部输出与触发器现态及外部输入之间的逻辑关系。需要特别注意的是输出Z与触发器的现态n有关，而不是与次态n+1有关。3)求状态方程将1)中得到的驱动方程代入触发器的特性方程中，得出每个触发器的状态方程。状态方程实际上是依据触发器的不同连接，具体化了的触发器的特性方程，它反映了触发器次态与现态及外部输入之间的逻辑关系。第5章 时序逻辑电路2.列出状态转换表，画出状态转换图列出状态转换表，画出状态转换图1)状态转换表 2)画出状态转换图 3)时序图第5章 时序逻辑电路3.说明逻辑功能说明逻辑功能根据状态转
8、换真值表或状态转换图，通过分析，即可获得电路的逻辑功能。第5章 时序逻辑电路5.2.2 同步时序电路的分析同步时序电路的分析【例例5.1】分析如图5-4所示时序电路的逻辑功能。图5-4 例5.1逻辑电路图第5章 时序逻辑电路解解 这个电路的组合电路部分是两个与门，存储电路部分是三个T触发器，Z为外部输出，三个触发器由同一时钟CP控制，显然是同步时序电路，分析步骤如下：(1)写出三个向量方程。驱动方程:T0=1T1=Q0T2=Q1Q0 输出方程:Z=Qn2Qn1Qn0 第5章 时序逻辑电路 求状态方程。将驱动方程带入T触发器的特性方程可得状态方程为第5章 时序逻辑电路(2)列出状态转换表、画出状
9、态转换图。状态转换表。在本例的状态转换表中，输入变量为Qn2Qn1Qn0，输出变量为。次态卡诺图如图5-5(a)所示。完整的状态转换真值表见表5-3。第5章 时序逻辑电路图5-5 例的次态卡诺图、状态转换图、波形图(a)次态卡诺图；(b)状态转换图；(c)波形图第5章 时序逻辑电路表表5-3 例例5.1的状态转换表的状态转换表第5章 时序逻辑电路 状态转换图。由状态转换真值表可以画出状态转换图如图5-5(b)所示。本例中，三个触发器共有八个状态000，001，111。本例是Moore型电路，按说输出Z应该画在状态框内，这里采用了Mealy型电路的画法。但由于没有外部输入，所以X/Z斜线上方没有
10、注字。时序波形图。画出时序波形图如图5-5(c)所示。第5章 时序逻辑电路(3)说明电路的逻辑功能。随着时钟信号的作用，状态转换的次序为二进制数递增规律，当输入八个时钟脉冲时，恢复到初态000，循环周期为8。该电路为同步八进制加法计数器。Z可以作为进位信号。下面总结一下这类计数器的特点。通过分析表5-4可知，最低位触发器是来一个时钟脉冲翻转一次；除最低位外，其余触发器只有在其所有低位触发器输出都为1时，才能接收计数脉冲而动作。本例中T0=1、T1=Q0、T2=Q1Q0，依次类推，若由n个T触发器组成这样的计数器，第i位T触发器的控制信号Ti的驱动方程为Ti=Qi1Q2Q1Q0第5章 时序逻辑电
11、路表表5-4 例例5.1的态序表的态序表第5章 时序逻辑电路5.2.3 异步时序电路的分析异步时序电路的分析【例例5.2】图5-6为一异步时序电路逻辑图，试分析该电路的逻辑功能。第5章 时序逻辑电路图5-6 例5.2逻辑电路图第5章 时序逻辑电路解解 (1)写方程式。写出触发器驱动方程和时钟方程 将驱动方程代入特性方程得状态方程第5章 时序逻辑电路(2)根据状态方程列出状态转换真值表。表表5-5 例例5.2的全状态转换表的全状态转换表第5章 时序逻辑电路(3)画出状态转换图以及波形图如图5-7所示，从状态转换图可知，该电路是一个异步五进制加法器。第5章 时序逻辑电路图5-7 例5.2图(a)状
12、态转换图；(b)工作波形图第5章 时序逻辑电路5.3.1 设计步骤设计步骤时序电路的设计是分析的逆过程。要根据给出的具体逻辑问题，求出完成这一功能的逻辑电路。图5-8是基于触发器时序电路设计的流程图。5.3 5.3 基于触发器时序电路的设计基于触发器时序电路的设计第5章 时序逻辑电路图5-8 时序电路设计流程图第5章 时序逻辑电路1.画状态转换图画状态转换图2.选择触发器，并进行状态分配选择触发器，并进行状态分配(1)选触发器类型和数量。每个触发器有两个状态0和1，n个触发器能表示2n个状态。如果用N表示该电路的状态数，则有2n1N的情况，用一片74LS293，再加反馈逻辑即可构成。(1)写出
13、N进制计数器Sn状态的二进制编码：N=10，Sn=1010 (2)求反馈逻辑：(3)画逻辑图，如图5-24(a)所示。第5章 时序逻辑电路图5-24 74LS293构成十进制计数器(a)逻辑电路图；(b)波形图第5章 时序逻辑电路【例例5.7】用74LS290构成六进制计数器，画出状态循环图。解解 74LS290为二-五-十进制计数器，实现六进制计数器，首先按功能表，将其转为十进制(CP0=CP，CP1=Q0)，因MN，仅用一片74LS290即可实现，具体步骤如下：(1)N=6，Sn=0110；(2)(3)画逻辑图如图5-25(a)所示，状态图如图5-25(b)所示。第5章 时序逻辑电路图5-
14、25 74LS290构成六进制计数器(a)逻辑图；(b)状态图第5章 时序逻辑电路【例例5.8】用74LS290构成60分频电路。解解 数字电路中，分频电路与计数电路的区别仅仅在于其输出形式不同，计数电路将所有Q状态作为一组代码输出，而分频电路一般仅有一个输出端(由某一Q端输出或若干Q端的组合)，作为与CP成某种特定关系的脉冲序列。因此，本例可按60进制计数器设计，而仅由最高位Q端输出。因为单片74LS290所能实现的最大计数模数M=10，要构成N=60进制计数器，MNM*N=100,故需2片74LS290。而且Sn状态只能用8421BCD码，而不能用二进制码。第5章 时序逻辑电路(1)N=6
15、0，Sn=01100000；(2)(3)画逻辑图如图5-26所示。第5章 时序逻辑电路图5-26 74LS290构成60分频电路第5章 时序逻辑电路2)反馈置数法反馈置数法仅适用于具有置数输入的集成计数器，也有同步置数与异步置数之分。对于具有异步置数输入的集成计数器而言，在计数过程中，不管计数器处于何种状态，只要在其置数输入端加入置数控制信号，计数器立即将由数据输入(D3D2D1D0)决定的状态(记为S0)置于计数器中，置数控制信号随之消失，计数器由S0开始重新计数。置数控制信号将由计数器的输出得到。第5章 时序逻辑电路【例例5.9】试用74LS193设计十进制加法计数器，设计数器的起始状态为
16、0011。解解 (1)求Sn状态的二进制编码Sn=S0+NB=0011+1010=1101 (2)求反馈逻辑为(3)画逻辑图如图5-27所示。第5章 时序逻辑电路图5-27 例5.9图第5章 时序逻辑电路2.控制端同步操作控制端同步操作【例例5.10】用74LS161和74LS163分别设计一个十进制加法计数器，要求初始状态为0000。解解 74LS161为四位二进制加法计数器，设计中宜采用二进制编码。由题设可知，欲求计数器的初态S0=0。具体设计步骤如下：(1)写出N进制计数器Sn1状态的二进制编码为Sn1=S0+N1BCD=0000+1001=1001(2)求反馈逻辑 第5章 时序逻辑电路
17、(3)画逻辑图。除了按照反馈逻辑和S0状态进行必要的连接外，还要按74LS161的功能表中计数功能，将CTT、CTP接逻辑“1”。画出逻辑图如图5-28(a)所示。第5章 时序逻辑电路图5-28 十进制加法计数器逻辑图第5章 时序逻辑电路在图5-29中，当第9个时钟脉冲上升沿到来后，Q3Q2Q1Q0=1001，Sn1状态出现，反馈逻辑满足，置数控制输入，数据输入D3D2D1D0=0000早已准备就绪，等到第10个CP脉冲上升沿到来时，才将数据置入计数器，使Q3Q2Q1Q0=D3D2D1D0=0000，此时置数控制输入信号失效，计数器做好下一循环计数的准备。由此可见，反馈态Sn1=1001与其他
18、有效计数状态一样持续一个CP周期，故无瞬态。一般选用同步操作实现反馈控制构成的N进制计数器，可靠性较高。第5章 时序逻辑电路图5-29 同步操作波形图第5章 时序逻辑电路【例例5.11】试用74LS160的CO端反馈，实现六进制计数器。解解 (1)求预置数：S0=D3D2D1D0=(MN)BCD=(106)BCD=0100 (2)画逻辑图如图5-30所示。该计数器执行0100010101100111100010010100计数循环，实现了六进制计数。由于预置数0100是计数循环中的最小数，这种设计方法也称为置最小数法。第5章 时序逻辑电路图5-30 例5.11图第5章 时序逻辑电路5.5.1
19、寄存器寄存器寄存器具有将数据并行输入、保存及在适当时刻并行输出的功能。图5-31是一个由4个D触发器组成的4位寄存器逻辑图。CP为公共时钟脉冲，D0D3为数据输入，Q0Q3为4位数据输出，为清零信号。5.5 5.5 寄寄 存存 器器第5章 时序逻辑电路图5-31 四位寄存器逻辑图第5章 时序逻辑电路图5-32是中规模集成8位上升沿D寄存器74LS273的符号图，其内部是8个D触发器。D7D0为输出端；CP是公共时钟脉冲端，控制8个触发器同步工作；CR为公共清零端。该寄存器为8位并行输入/并行输出寄存器，其功能表如表5-16所示。第5章 时序逻辑电路图5-32 74LS273符号图第5章 时序逻
20、辑电路表表5-16 74LS273功能表功能表第5章 时序逻辑电路另一种常用的寄存器是三态寄存器。如4位三态并行输入并行输出寄存器74LS173，其内部是4个上升沿触发的D触发器，它们的输出逻辑符号如图5-33所示，功能表见表5-17。第5章 时序逻辑电路图5-33 74LS173符号图第5章 时序逻辑电路表表5-17 74LS173的功能表的功能表第5章 时序逻辑电路在数字系统和计算机中，不同部件的数据输入和输出一般是通过公共数据总线传送。这些部件必须具有三态输出或者通过三态缓冲器接到总线。图5-34是三片74LS173寄存器、和进行数据传送的电路连接图。第5章 时序逻辑电路图5-34 多个
21、寄存器与数据总线的连接电路第5章 时序逻辑电路5.5.2 移位寄存器移位寄存器1.集成移位寄存器集成移位寄存器1)8位单向移位寄存器74LS16474LS164是一个串行输入、并行输出的八位单向移位寄存器，图形符号如图5-35所示。CR是异步清0端；DSA、DSB是串行数据输入端，在时钟脉冲CP到来时，D0的值取决于DSA、DSB的状态。逻辑功能如表5-18所示，表中0=DSADSB。由表可知，当D0=0时，每来一个CP脉冲Q0=0；当D0=1时，每来一个CP脉冲，Q0=1，同时在CP上升沿，数据向高位数右移1位。8个时钟脉冲过后，串行输入的8位数据全部移入寄存器中，寄存器从Q0Q7端输出并行
22、数据。该寄存器可将一个时间排列的数据(时间码)转换成一个存放在寄存器中的信息(空间码)。第5章 时序逻辑电路表表5-18 74LS164功能表功能表第5章 时序逻辑电路图5-35 74LS164的符号图第5章 时序逻辑电路2)四位双向移位寄存器74LS194四位双向移位寄存器74LS194的图形符号和功能如图5-36和表5-19所示。第5章 时序逻辑电路图5-36 74LS194的符号图5-36第5章 时序逻辑电路表表5-19 74LS194的功能表的功能表第5章 时序逻辑电路2.移位寄存器的应用1)环形寄存器将移位寄存器74LS194的输出Q3直接反馈到串行数据输入DSR，使寄存器工作在右移
23、状态，就可构成4位环形寄存器，如图5-37(a)所示。这种寄存器能够把寄存器的数码循环右移。例如，原寄存器Q0Q3寄存的数码为1000，在时钟脉冲作用下，寄存器中的数码依次变为0100、0010、0001，然后又加到1000。如此周而复始，故又可称为循环移位寄存器。以上循环的工作波形如图5-37(b)所示。由工作波形可以看出，环形寄存器可以构成脉冲顺序发生器。这个电路非常简单，但是不能够自启动，一般在启动时，需要在M1上加置初态，如图5-37(a)所示。第5章 时序逻辑电路图5-37 4位环形计数器(a)逻辑电路图；(b)工作波形图；(c)有效循环；(d)无效循环第5章 时序逻辑电路2)扭环形
24、计数器如果将移位寄存器74LS194的最高位输出Q3取非后再反馈到串行数据输入DSR，如图5-38(a)所示，就可构成4位扭环形寄存器。如果它的初态是0000，则在时钟脉冲作用下，寄存器中的数码依次变为1000、1100、，然后又回到0000。它的8个有效循环的工作波形如图5-38(b)所示。其余8个是无效循环，如图5-38(c)所示。第5章 时序逻辑电路图5-38 4位扭环形计数器(a)逻辑电路图；(b)工作波形图；(c)有效循环；(d)无效循环第5章 时序逻辑电路5.6.1 分析步骤分析步骤为了下面举例方便，把分析流程再画一次，如图5-39所示。不过现在改称它为功能块时序逻辑电路分析流程图
25、。5.6 5.6 基于基于MSIMSI时序逻辑电路的分析时序逻辑电路的分析第5章 时序逻辑电路图5-39 功能块时序逻辑电路分析流程图第5章 时序逻辑电路5.6.2 分析举例分析举例【例例5.12】分析图5-40所示电路的逻辑功能。设输出逻辑变量R、Y、G分别为红、黄和绿灯的控制信号，时钟脉冲CP的周期为10 s。第5章 时序逻辑电路图5-40 例5.12图第5章 时序逻辑电路解解 (1)将电路按功能划分成3个熟悉的功能块电路，计数器，译码器，门电路。(2)分析各功能块电路的逻辑功能。电路是一片74LS161，它是同步4位二进制计数器，无任何反馈连接，只用到低3位输出，显然构成了一个8进制计数
26、器。电路是由一片3-8译码器构成的数据分配器，它把由STA输入的高电平取非后，依次分配到输出端。3个门电路构成输出译码电路，只要与非门的输入有一个是低电平，输出就是高电平。第5章 时序逻辑电路(3)分析总体逻辑功能。根据各功能块逻辑功能的分析：在CP作用下，计数器循环计数，输出信号R持续30 s，Y持续10 s，G持续30 s，周而复始。分析结果：电路为交通灯控制电路。第5章 时序逻辑电路【例例5.13】分析图5-41所示电路的逻辑功能。图5-41 例5.13电路图和CR波形图第5章 时序逻辑电路解解 (1)将电路按功能划分成3个熟悉的功能块电路，是一比较器；是门级组合电路；是双向计数器。(2
27、)分析各功能块电路的逻辑功能。电路是4位二进制比较器，它把输入数字量DA与标准值DB比较，输出比较结果。电路是时钟输入控制，若YAB=0，CP送到74LS193的CPU，计数器可以进行加法计数；若YAB=1；CP送到74LS193的CPU，计数器可以进行减法计数；若YA=B=1，CP被封锁，计数器停止计数。双时钟双向计数器74LS193可以进行可逆计数。第5章 时序逻辑电路(3)分析电路的总体逻辑功能。根据各功能块逻辑功能的分析：设在CR作用下，计数器起始状态为0000。以后，在每一个CP脉冲到来时，若YAB=0，计数器加1；若DADB，则YAB=1，计数器减1；若DA=DB，则YA=B=1，
28、时钟信号被封锁，计数器保持原有状态。第5章 时序逻辑电路【例例5.14】分析图5-42所示电路框图的逻辑功能。并画出CP、fx、Q、fc和波形图。已知时钟脉冲的频率fcp为1 Hz，fx是待测脉冲的频率。解解 (1)该电器已是功能框图。(2)分析各逻辑框的功能。框中为JK触发器构成的二分频电路，它的作用是输出一个高低电平各为1 s的采样脉冲。框中为与非门构成的控制门电路，与非门的一个输入端为未知频率信号fx，另一个输入端为采样脉冲，它控制送入计数器脉冲下降沿产生一个延时清零信号。第5章 时序逻辑电路图5-42 例5.14图第5章 时序逻辑电路 框中为延时电路，利用Q端脉冲下降沿产生一个延时清零
29、信号。框中为4个BCD计数器级联构成10000进制计数器。框中是已经熟悉的4组BCD-七段译码显示电路，用来显示测量结果。第5章 时序逻辑电路(3)分析总体逻辑功能。根据各功能块逻辑功能的分析：在Q高电平期间，计数器对待求频率脉冲信号进行为时1 s的计数，Q变成低电平后，计数器停止计数，计数器计数结果是在采样间隔内fx的脉冲个数，亦即是脉冲波形频率的直接测量值。通过BCD-七段译码显示电路在数码管上显示出来，显示约1 s后，延时清零信号将计数器清零，准备下阶段计数，如此周而复始。分析结果：电路为简易频率计电路。频率计是测量和显示一个脉冲信号频率的电路。各点的工作波形如图5-43所示。第5章 时
30、序逻辑电路图 5-43 例 5.14工作波形图第5章 时序逻辑电路5.7.1 时序脉冲顺序分配器时序脉冲顺序分配器1.计数器型脉冲顺序分配器计数器型脉冲顺序分配器【例例5.15】试用计数器和译码器设计一个能产生如图5-44所示的脉冲顺序分配器。5.7 5.7 基于基于MSIMSI时序逻辑电路的设计时序逻辑电路的设计第5章 时序逻辑电路图5-44 例5.15工作波形图第5章 时序逻辑电路解解 ()根据设计要求，把电路划分成计数器和数据分配器两个逻辑功能块，画出功能块电路框图如图5-45(a)所示。(2)选择适当的集成器件，设计各功能块内部的电路。本题需要3位二进制计数器，可以用较熟悉的4LS16
31、1，输出需要加非门反相。(3)画出逻辑电路图如图5-45(b)所示。第5章 时序逻辑电路图5-45 计数器型脉冲顺序分配器(a)功能框图；(b)电路图第5章 时序逻辑电路2.移位寄存器型时序脉冲发生器移位寄存器型时序脉冲发生器利用移位寄存器可设计时序脉冲发生电路。图5-46是一个由4位移位寄存器及一个次态译码器组成的时序脉冲发生电路，可以产生任意次序的4位二进制码。次态译码器的作用是根据寄存器现态输出决定其次态输出。次态译码器的输入取自移位寄存器的输出Q3Q2Q1Q0，次态译码器的输出作为串行输入数据DSR和DSL，并且通过M1M0控制寄存器的移位和工作状态。通过改变次态译码电路就可以改变脉冲
32、序列。下面通过一个例子说明次态译码电路的设计。第5章 时序逻辑电路图5-46 时序脉冲发生器框图第5章 时序逻辑电路【例例5.16】试设计一时序电路，可产生如表5-20所示的脉冲序列。解解 (1)根据设计要求，把电路划分成移位寄存器和次态译码电路两个逻辑功能块，功能框图如图5-46所示。第5章 时序逻辑电路表表5-20 态态 序序 表表第5章 时序逻辑电路(2)选择适当的集成器件，设计各功能块内部的电路。移位寄存器可以选择熟悉的74LS194，本题的关键是设计次态译码电路。分析表5-20，只要将DSR根据需要清0或置1，将数据右移，即可获得给定脉冲序列。因此令M1M0=01，把移位寄存器置为右
33、移工作方式。由此可列出译码电路的真值表5-21。画出DSR的卡诺图，如图5-47所示，化简后得第5章 时序逻辑电路表表5-21 真真 值值 表表第5章 时序逻辑电路图5-47 DSR卡诺图第5章 时序逻辑电路(3)画出逻辑电路图以及工作波形图如图5-48所示。图5-48 例5.16(a)逻辑电路图；(b)工作波形图第5章 时序逻辑电路5.7.2 一般时序电路的设计一般时序电路的设计【例例5.17】试用同步二进制计数器74LS161和4位数值比较器MC14585设计一个可变进制计数器，要求计数器的模数由控制信号C3C2C1C0决定。解解 (1)分析设计要求。由于74LS161为4位二进制计数器，利用MC14585数值比较器设计一个反馈清零电路，即可以实现二十五进制计数器。将计数器的输出Q3Q2Q1Q0和控制信号C3C2C1C0分别作为比较器的两组输出信号，利用比较器的输出信号作为计数器的复位信号，即可实现可变进制计数器。第5章 时序逻辑电路(2)电路实现。根据以上分析，画出可变进制计数器的电路如图5-49所示。当C3C2C1C0=0010 到1111，对应计数器的模数从2到15。第5章 时序逻辑电路图5-49 例 5.17的逻辑电路图
